「Gate structure」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

The gate is composed of an intermetallic compound semiconductor having a semiconductor band structure and an electric conductivity in the range of 10^2 and 10^5 S.m^-1 under a state added with no impurity.例文帳に追加

不純物を加えない状態で１０^2Ｓ・ｍ^-1以上１０^5Ｓ・ｍ^-1以下の電気伝導率を持つとともに半導体バンド構造をも持つ金属間化合物半導体からなる。 - 特許庁

The field-effect semiconductor device is equipped with a semiconductor region sandwiched between the gate electrodes 106, and the semiconductor region is formed into a stripe-shaped structure composed of an n^+ emitter region 104 and a p emitter region.例文帳に追加

電解効果型半導体装置における，ゲート電極１０６に挟まれた半導体領域を，ｎ^＋ エミッタ領域１０４とｐエミッタ領域とによるストライプ状の構造とした。 - 特許庁

LDD regions 128a to 128d not overlapped with the gate electrode are formed in a pixel TFT 304 which forms the pixel part to form a TFT structure with a low off current.例文帳に追加

また、画素部を形成する画素ＴＦＴ３０４にはゲート電極に重ならないＬＤＤ領域１２８a〜１２８dが配置され、低オフ電流値のＴＦＴ構造が実現される。 - 特許庁

After a gate structure 4, an LDD area 6 and a side wall are formed in this order, arsenic ions 8 are implanted in the upper face of a silicon substrate 1 by oblique injection.例文帳に追加

ゲート構造４、ＬＤＤ領域６、及びサイドウォール７をこの順に形成した後、斜方注入法によって、ヒ素イオン８をシリコン基板１の上面内に注入する。 - 特許庁

In this device, first and second gate electrodes 202 and 203 are formed on a block 200 jointing a plurality of emitters in an island shape and a source electrode 204 having a trench structure is provided.例文帳に追加

複数個のエミッタを島状の結合したブロック２００に対して第１，及び第２のゲート電極２０２．２０３を形成すると共に、トレンチ構造のソース電極２０４を設ける。 - 特許庁

To make a source region low in ON-state resistance restraining impurities from diffusing out on its surface in a semiconductor device having a trench MIS gate structure.例文帳に追加

トレンチＭＩＳゲート構造を有する半導体装置において、ソース領域の表面部での不純物のアウトディフュージョンを抑制しながらソース領域の低オン抵抗化を可能にする。 - 特許庁

Since the oxide semiconductor element has the gate insulation layer having the recess structure, various electric characteristics such as charge mobility, threshold voltage distribution, and operation current can be improved.例文帳に追加

酸化物半導体素子がリセス構造を有するゲート絶縁層を具備することによって、電荷移動度、閾値電圧分布、動作電流などの多様な電気的特性を向上させることができる。 - 特許庁

As a material for offset spacer, a HfSiON film 15 is formed covering a silicon substrate 10 and a gate structure by nitriding the front surface after deposition of HfSiO.例文帳に追加

オフセットスペーサ用材料として、ＨｆＳｉＯを堆積した後に、表面を窒化させることで、シリコン基板１０およびゲート構造を覆うようなＨｆＳｉＯＮ膜１５を形成する。 - 特許庁

The nonvolatile semiconductor storage element having a sectional structure having a polysilicon layer as a single layer contains mutually insulated and isolated memory cell section (a), data erasing section (b) and control gate section (c).例文帳に追加

単層のポリシリコン層を有する断面構造を有する不揮発性半導体記憶素子は、互いに絶縁分離されるメモリセル部ａ、データ消去部ｂ、及びコントロールゲート部ｃを含む。 - 特許庁

A diblock copolymerization layer containing at least two polymers and having a lamellar structure perpendicularly to a substrate 3 is deposited on a first gate insulator 4 formed on the substrate.例文帳に追加

少なくとも２つの重合体を備え、かつ、基板３に垂直のラメラ構造を有するダイブロック共重合体層が、基板に形成された第１のゲート絶縁体４に堆積される。 - 特許庁

By a photoengraving method, a photoresist 30 having a pattern in which the end of a gate structure 15 and the formation scheduled region of the photodiode 18 adjacent to the end are opened is formed.例文帳に追加

写真製版法によって、ゲート構造１５の端部上、及び該端部に隣接するフォトダイオード１８の形成予定領域上が開口したパターンを有するフォトレジスト３０を形成する。 - 特許庁

Through this treatment, the interfacial structure of the gate insulating layer/channel layer becomes controllable so that the thin-film transistor having less variation of characteristics can be manufactured on the anneal-free glass substrate.例文帳に追加

この処理を施すことにより，ゲート絶縁層／チャネル層の界面構造の制御が可能となり，無アニールガラス基板上に特性変動の小さな薄膜トランジスタを作製することができる。 - 特許庁

In the electro-optic device, an LDD region 114 overlapping a gate electrode is arranged in an n-channel TFT 302 which forms a driving circuit to form a TFT structure having resistance against injection of hot carriers.例文帳に追加

駆動回路を形成するｎチャネル型ＴＦＴ３０２にはゲート電極に重なったＬＤＤ領域１１４が配置され、ホットキャリア注入に強いＴＦＴ構造が実現される。 - 特許庁

By a reduction in the width of the contact impurity region, the contact impurity region can be restrained from approaching the gate structure of the peripheral MOS transistor, and the source/drain regions of the peripheral MOS transistor can be restrained from increasing in effective impurity concentration.例文帳に追加

この横幅の減少により、コンタクト不純物領域がゲート構造に接近するのを抑え、周辺ＭＯＳトランジスタの実効的ソース、ドレイン濃度の上昇を抑える。 - 特許庁

The surface layer of an SiO2 film is modified into an SiN film 3 by exposing it to a nitrogen plasma so that a gate insulating film 10 in the two layer structure of the SiO2 film 2 and the SiN film 3 can be formed.例文帳に追加

窒素プラズマ中に晒して、ＳｉＯ_2 膜の表面層をＳｉＮ膜３に改質して、ＳｉＯ_2 膜２とＳｉＮ膜３の二層構造のゲート絶縁膜１０とする。 - 特許庁

The gate G_MT of the memory transistor MT is formed with a MONOS structure on the second body region 106 so as to straddle the second body region 106 and the first impurity diffusion layer 104.例文帳に追加

第２ボディ領域１０６と第１不純物拡散層１０４に跨るように第２ボディ領域１０６上にメモリトランジスタMTのゲート部G_MTをＭＯＮＯＳ構造で形成する。 - 特許庁

This manufacturing method is carried out though a manner where a gate electrode of polymetal structure composed of a polysilicon 2, a tungsten nitride 3, and a tungsten 4 is formed on a silicon substrate 10 through an RIE method where a silicon nitride film 5 is used as a mask.例文帳に追加

シリコン窒化膜５をマスクとするＲＩＥにより、シリコン基板１０上には、ポリシリコン２、窒化タングステン３及びタングステン４からなるポリメタル構造のゲート電極が形成される。 - 特許庁

In the CMOS semiconductor element where a gate electrode of two-layer structure consisting of a lower layer metal layer and an upper layer metal layer of different nitrogen content is formed in the NMOS region and the PMOS region on a semiconductor substrate through a gate insulating film, the lower layer metal layer is made shorter than the upper layer metal layer in the gate length direction.例文帳に追加

半導体基板上のＮＭＯＳ領域とＰＭＯＳ領域にゲート絶縁膜を介してそれぞれ窒素含有量の異なる下層金属層とその上に積層された上層金属層から成る２層構成のゲート電極が形成されたＣＭＯＳ半導体素子であって、前記下層金属層を前記上層金属層よりゲート長方向の長さを短くする。 - 特許庁

The semiconductor memory device comprises a memory cell array 1 provided on a semiconductor substrate, a gate insulating film 13 provided on the semiconductor substrate having a deeper recess structure 15 near only the central part in comparison with the semiconductor substrate having the memory cell array provided thereon, a gate electrode 12 provided on the gate insulating film, and a select transistor ST2 for selecting the memory cell array.例文帳に追加

半導体記憶装置は、半導体基板上に設けられたメモリセル列１と、前記メモリセル列が設けられた半導体基板よりも中央近傍のみが低いリセス構造１５を有する半導体基板上に設けられたゲート絶縁膜１３と、前記ゲート絶縁膜上に設けられたゲート電極１２とを備え、前記メモリセル列を選択する選択トランジスタＳＴ２とを具備する。 - 特許庁

A special array end structure and a method for manufacturing the same provided by the present invention allow most effectively backing three resistance layers including a diffusion bit line, a control gate, and a word gate polycrystalline silicon (here the control gate polycrystalline silicon may overlap on the diffusion bit line), using only a metal line of three layers while maintaining a minimum metal wiring pitch.例文帳に追加

本発明では、特別のアレー端構造体及びそれらの製作方法を提供することによって、拡散ビット線、コントロールゲート、及びワードゲート多結晶シリコンの３つの抵抗層（ここでコントロールゲート多結晶シリコンは、拡散ビット線と重なることができる）が、最小金属配線ピッチを維持しながら３層だけの金属線を使用して、最も効果的に裏打ちされる。 - 特許庁

This CMOS image sensor includes a semiconductor structure body having an impurity region 34 and a gate electrode 33, a first spacer 35A which is overlapped with a part of the impurity region and formed on one sidewall of the gate electrode, a second spacer 36A formed on the sidewall of the first spacer and a third spacer 36B formed on the other sidewall of the gate electrode.例文帳に追加

不純物領域３４及びゲート電極３３を有している半導体構造体と、前記不純物領域の一部とオーバーラップされ、前記ゲート電極の片側の側壁に形成された第１スペーサ３５Ａと、第１スペーサの側壁に形成された第２スペーサ３６Ａと、前記ゲート電極の他側の側壁に形成された第３スペーサ３６Ｂとを含んでなる。 - 特許庁

To provide a MOS type semiconductor device having a top gate structure capable of making gate characteristics excellent and also improving a gate withstand voltage by eliminating trouble caused by a step between a well oxide film and an initial oxide film when a p-type well region is formed, and to provide a method of manufacturing the MOS type semiconductor device.例文帳に追加

ｐ型ウエル領域を形成する際に生じるウエル酸化膜と初期酸化膜との段差によって発生する不都合を解消し、薄膜の半導体結晶層の形成時に発生する厚さのバラツキの影響を小さくしてゲート特性を良好にすると共にゲート耐圧を改善することのできるトップゲート構造を有するＭＯＳ型半導体装置とその製造方法を提供すること。 - 特許庁

In the cover member mounting structure for mounting a synthetic resin cover member 3 formed in plate shape, to a main component 1, the dummy gate 5 used as a resin injection lead-in part from a submarine gate 4 when molding is left projecting in an uncut state at the cover member 3 after molding, and the main component 1 is formed with a storage part 6 for the dummy gate 5.例文帳に追加

主部品１に平板状に形成される合成樹脂製のカバー部材３を装着するカバー部材の取り付け構造であって、前記カバー部材３には成型時にサブマリンゲート４からの樹脂注入の導入部となるダミーゲート５が成型後に未切断状態で残留、突設されるとともに、主部品１には、前記ダミーゲート５の収容部６が形成される。 - 特許庁

An offset drain region disposed between a gate electrode 7 and an n^+-type drain region 15 of a power MOSFET is made to be dual offset structure, the impurity concentration of an n^--type offset drain region 9 closest to the gate electrode 7 is made relatively low, and the impurity concentration of an n-type offset drain region 13 spaced apart from the gate electrode 7 is made relatively high.例文帳に追加

パワーＭＯＳＦＥＴのゲート電極７とｎ^＋型ドレイン領域１５との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極７に最も近いｎ^−型オフセットドレイン領域９の不純物濃度を相対的に低く、ゲート電極７から離間したｎ型オフセットドレイン領域１３の不純物濃度を相対的に高くする。 - 特許庁

With the structure explained above, the MOS transistor having a threshold voltage and a yielding voltage which are higher than the rated power supply voltage can be formed without provision of an exclusive impurity diffusing layer, by adequately setting the impurity concentration of the impurity diffusing layer forming the back gate and by providing an adequate interval between the impurity diffusing layer forming the back gate and the wiring layer forming the gate.例文帳に追加

この構成により、専用の不純物拡散層を設けることなく、バックゲートを構成する不純物拡散層の不純物濃度、及び、バックゲートを構成する不純物拡散層とゲートを構成する配線層との間隔を適当に設定することより、定格電源電圧より高いしきい値電圧及び降伏電圧をもつMOSトランジスタを形成する。 - 特許庁

The gate electrode lamination structure is one on a substrate of a semiconductor device provided with a gate conductor having at least one layered polysilicon 3 and a layer 4 of at least one layered poly Si_1-xGe_x material, and the structure can be effectively etched because an end point can be detected by etching the polysilicon 3 and the layer 4 of the poly Si_1-xGe_x material.例文帳に追加

少なくとも１層のポリシリコン３と少なくとも１層のポリＳｉ_１−ｘＧｅ_ｘ材料の層４とを有するゲートコンダクタを備える半導体デバイスの基板上のゲート電極積層構造であり、ポリシリコン３とポリＳｉ_１−ｘＧｅ_ｘ材料の層４のエッチングにより、終点検出が可能であるため、上記構造を効果的にエッチングすることができる。 - 特許庁

To achieve an Fin structure having excellent shape in executing a post-process such as gate processing by maintaining a side etching quantity of a pad oxide film to the minimum without causing retraction of side surfaces of a hard mask or damage of the side surfaces in manufacture of a Bulk Fin structure.例文帳に追加

Ｂｕｌｋ Ｆｉｎ構造の製造に於いて、ハードマスクの側面の後退・破損を発生させること無く、パッド酸化膜のサイドエッチ量を最小限度にとどめて、ゲート加工等の後工程を行うに際して良好な形状を有するＦｉｎ構造を実現する。 - 特許庁

The nonvolatile memory integrated circuit device includes a semiconductor substrate, a source and a drain formed in the semiconductor substrate, a stepped recess channel formed between the source and the drain, a trap structure including a multitude of nano-crystals for storing electric charge laid out on a region of the stepped recess channel, and a gate on the trap structure.例文帳に追加

半導体基板、半導体基板内に形成されたソース／ドレーン、ソース／ドレーンの間に形成されたステップリセスチャネル、ステップリセスチャネル領域上の多数の電荷貯蔵ナノクリスタルを含むトラップ構造物及びトラップ構造物上のゲートを含む。 - 特許庁

A bottom insulating layer 14, a layer of a super-lattice structure having a sandwich structure in which intermediate insulating layers 16A, 16B are inserted into between electronic accumulated layers 15A, 15B and 15C, a top insulating layer 17, and a gate electrode 18 are laminated sequentially on the upper surface of a channel region.例文帳に追加

チャネル領域の上面に、ボトム絶縁層１４と、電子蓄積層１５Ａ，１５Ｂ，１５Ｃの間に中間絶縁層１６Ａ，１６Ｂを介挿させサンドイッチ構造とした超格子構造の層と、トップ絶縁層１７と、ゲート電極１８とを順次積層する。 - 特許庁

A field effect transistor comprises: a complex oxide single crystal substrate having a perovskite structure constituting a channel layer; and a gate insulating film including a laminated structure in which a polymer film of paraxylene and tantalum oxide are laminated in this order on the complex oxide single crystal substrate.例文帳に追加

チャンネル層を構成するペロブスカイト構造の複合酸化物単結晶基板と、該複合酸化物単結晶基板上にパラキシリレンのポリマー膜及び酸化タンタルがこの順に積層された積層構造からなるゲート絶縁膜とを有する電界効果トランジスタ。 - 特許庁

To provide the manufacturing method of a semiconductor device with which thinning of a gate insulating layer in an STI end of a transistor element having an STI (Shallow Trench Isolation) structure, especially, a high breakdown voltage transistor element, and the structure is formed without adding a large process.例文帳に追加

ＳＴＩ構造を有するトランジスタ素子、特に高耐圧トランジスタ素子のＳＴＩ端部でのゲート絶縁層のシニングを防止し、なおかつ大幅な工程を追加することなくその構造を形成することができる半導体装置の製造方法を提供する - 特許庁

The gate stack structure is equipped with: an interfacial layer 4 formed on a semiconductor substrate 5; a high-k dielectric 3 formed on the interfacial layer 4; a silicide gate 1 including a diffusive material and an impurity metal and formed over the high-k dielectric; and a barrier metal 2 having a barrier effect to the diffusive material and formed between the high-k dielectric 3 and the silicide gate 1.例文帳に追加

ゲート積層体構造は、半導体基板５の上に形成された界面層４と、界面層４の上に形成された高誘電率誘電体３と、拡散性材料と不純物金属を含み、高誘電率誘電体の上方に形成されたシリサイドゲート１と、拡散性材料に対するバリア効果を持ち、高誘電率誘電体３とシリサイドゲート１の間に形成されたバリアメタル２とを備えている。 - 特許庁

The manufacturing method of the semiconductor storage device comprises the steps of forming a floating gate formed via a tunnel oxide film on a semiconductor substrate between a source region and a drain region formed on the substrate in a laminated structure of a first conductive film and a second conductive film, and constituting a memory cell having a control gate formed on the floating gate via the interlayer capacitive film.例文帳に追加

半導体基板上に形成されたソース領域とドレイン領域との間の前記半導体基板上にトンネル酸化膜を介して形成されたフローティングゲートが第１導電膜と第２導電膜より積層構造に形成され、前記フローティングゲート上に層間容量膜を介して形成されたコントロールゲートとを備えたメモリセルより構成される半導体記憶装置により、上記の課題を解決する。 - 特許庁

The ZnO thin film transistor includes: a semiconductor channel made of ZnO; a gate by a conductive ZnO that forms an electric field in the semiconductor channel; a gate insulating layer by an insulating ZnO interposed between the gate and the semiconductor channel; and a passivation layer by an insulating ZnO provided on a lamination structure by elements so as to protect the elements.例文帳に追加

ＺｎＯで形成された半導体チャンネルと、半導体チャンネルに電界を形成するものであって、導電性ＺｎＯによるゲートと、ゲートと半導体チャンネルとの間に介在するものであって、絶縁性ＺｎＯによるゲート絶縁層と、要素を保護するように要素による積層構造上に設けられるものであって、絶縁性ＺｎＯによるパッシベーション層とを備えるＺｎＯ薄膜トランジスタである。 - 特許庁

Deep impurity diffused layer parts 34, 35, isolated from the ends of gate electrodes 29 at source and drain regions, are formed first, then sidewall spacers formed in a laminate structure on the sidewalls of the gate electrodes 29 are partly removed, and shallow impurity diffused layers 36, 37 adjacent the gate electrodes 29 are later formed to allow the diffused layers 36, 37 to be heat treated at low temp.例文帳に追加

ソース、ドレイン領域のゲート電極２９の端部から離隔した深い不純物拡散層部分３４、３５を先に形成し、その後ゲート電極２９の側壁に形成した積層構造のサイドウォールスペーサ３２の一部を除去し、ゲート電極２９に隣接する浅い不純物拡散層３６、３７を後から形成することにより、不純物拡散層３６、３７の低温での熱処理を可能とする。 - 特許庁

Specifically, and in broad terms, the present invention provides a semiconductor structure comprising a silicided metal gate of a first silicide metal having a first thickness, and abutting silicided source and drain regions of a second metal having a second thickness which is less than the first thickness and the silicided source and drain regions are aligned to edges of a gate region including at least the silicided metal gate.例文帳に追加

詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。 - 特許庁

To provide a compound semiconductor device of a structure wherein a reduction in resistance, such as a source resistance, and an enhancement in a gate breakdown voltage in breakdown voltage can be contrived in an easy process, and the manufacturing process of the device.例文帳に追加

この発明は、容易なプロセスでソース抵抗などの低抵抗化及びゲート耐圧の高耐圧化が図れる化合物半導体装置及びその製造方法を提供することを目的とする。 - 特許庁

An LDD (lightly doped drain) region for a switching TFT (thin film transistor) 4702 formed in a pixel is so formed as not to be superposed on a gate electrode and has a structure of giving a priority to the reduction of an off current value.例文帳に追加

画素内に形成されるスイッチング用ＴＦＴ４７０２のＬＤＤ領域はゲート電極に重ならないように形成されており、オフ電流値の低減に重点をおいた構造となっている。 - 特許庁

To provide a semiconductor device which can reduce a layout area needed for connecting a storage node with a gate electrode to have the same potential as that of the storage node, and can achieve a high manufacturing yield because of its simple structure; and to provide its manufacturing method.例文帳に追加

記憶ノードと、これと同電位となるべきゲート電極とを接続するのに必要なレイアウト面積を縮小化することのできる半導体装置およびその製造方法を提供する。 - 特許庁

In addition, a cavity 25 is formed in a position which is a lower part of a first insulation film 18 prepared on the surface of the semiconductor lamination part 10 and is adjacent to a gate electrode 21 of T-type structure.例文帳に追加

そして、この半導体積層部１０の表面に設けた第１絶縁膜１８の下方であって、かつＴ型構造のゲート電極２１に隣接した位置に空洞部２５を設けた。 - 特許庁

To provide a semiconductor device which has a three-dimensional capacitor structure and is designed for further microfabrication, and wherein the concentration of electric field or leakage of current is hard to occur at a corner of a gate electrode.例文帳に追加

立体的なキャパシタ構造を有するとともに、ゲート電極の角部付近において電界集中やリーク電流が生じ難く、かつ、微細化が図られた半導体装置を提供する。 - 特許庁

To prevent the generation of defective picture elements and the occurrence of linear defects by adopting a wiring structure wherein a gate of a drive transistor and a cathode of an organic EL device are hardly electrically short-circuited in a picture element.例文帳に追加

駆動用トランジスタのゲートと有機ＥＬ素子のカソードとが画素内で電気的にショートしにくい配線構造を採用し、欠陥画素や線状の欠陥が発生しないようにすること。 - 特許庁

By this structure, because of the film thickness of the insulating spacer 11, the gate capacity is reduced and the on-resistance value by the high integration is also reduced, so that a high-speed action as a switching element can be achieved.例文帳に追加

この構造により、絶縁スペーサー１１の膜厚によりゲート容量が低減し、高集積化によるオン抵抗値も低減することで、スイッチング素子としての高速動作が実現される。 - 特許庁

The semiconductor pillar SP passes through the laminated structure ML, the selection gate electrode SG and the insulating layer 16 in the first direction, and has an annular cross-section when taken along a plane perpendicular to the first direction.例文帳に追加

半導体ピラーＳＰは、積層構造体ＭＬ、選択ゲート電極ＳＧ及び絶縁層１６を第１方向に貫通し、第１方向に直交する平面で切断した時の断面が環状である。 - 特許庁

To provide a semiconductor device having a structure for stabilizing a high-speed lifting-lowering annealing process after the formation of a gate in the formation of a transistor element, and to provide a manufacturing method for the semiconductor device.例文帳に追加

トランジスタ素子形成におけるゲート部形成後に行われる高速昇降アニール工程の安定化を図るための構造を有する半導体装置及びその製造方法を提供する。 - 特許庁