「Integrated Test」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

The image coder/decoder applies a manufacturing defect test and a performance test such as an access speed test to three memory modules 2-4 of a memory access section 1 integrated in the IC with an image coding core and an image decoding core and excludes any of the memory modules 2-4 that is discriminated to be failed in each test from the selection object as the image work memory.例文帳に追加

画像符号化・復号化装置は、ＩＣ内に画像符号化コア及び画像復号化コアとともに組み込まれたメモリアクセス部１の３個のメモリモジュール２〜４に対して、製造上の欠陥テスト及びアクセス速度等の性能テストを行い、各テストに不合格と判定されたメモリモジュール２〜４を画像用ワークメモリとしての選択対象から外す。 - 特許庁

A semiconductor integrated circuit 1 of the invention includes: the external terminal 11; the functional block 14a for receiving the signal from the external terminal 11 during a test operation; a CPU register 12 for applying the signal to the functional block 14a during the test operation instead of the external terminal 11; and the functional block 14b for receiving the test signal from the external terminal 11 during the test operation.例文帳に追加

本発明に係る半導体集積回路１は、外部端子１１と、通常動作時に外部端子１１から信号を受ける機能ブロック１４ａと、テスト動作時に外部端子１１に代わり機能ブロック１４ａに信号を与えるＣＰＵレジスタ１２と、テスト動作時に外部端子１１からテスト信号を受ける機能ブロック１４ｂとを備える。 - 特許庁

Then, the sleep restoration processing is carried out (a step S106) after it is determined that the JTAG test on the integrated circuit is finished in a step S105.例文帳に追加

そして、ステップＳ１０５で集積回路のＪＴＡＧテストの実行が終了したと判定された後、スリープ復帰処理を行う（ステップＳ１０６）。 - 特許庁

To execute a test of a ROM while keeping the secrecy of the data in the ROM, as to a semiconductor integrated circuit incorporating the ROM therewith.例文帳に追加

ＲＯＭを内蔵した半導体集積回路について、ＲＯＭに実装したデータの機密性を保ちつつ、ＲＯＭのテストを実行可能にする。 - 特許庁

To obtain a semiconductor integrated circuit device which has such an ESD (electro-static discharge) protection capability as to satisfy specifications of a surge test according to the subdivision of a process.例文帳に追加

プロセスの微細化に対応して、サージ試験の規格を満たすＥＳＤ保護能力を有する半導体集積回路装置を得られるようにする。 - 特許庁

To reduce the TAT (Turn Around Time) required to meet the timing requirements of clock pulse propagation in the normal operating mode and the test operating mode of an integrated circuit.例文帳に追加

集積回路における通常動作モードおよびテスト動作モードにおけるクロックパルス伝播のタイミング要求を満たすのに要するＴＡＴを減少させる。 - 特許庁

To provide a semiconductor integrated circuit capable of reducing dedicated pins or terminals connected to a board and carrying out a test of a connection state to the board.例文帳に追加

基板側と接続する専用のピンあるいは端子を少なくして基板との接続状態をテストすることのできる半導体集積回路を得ること。 - 特許庁

To provide a semiconductor integrated circuit device capable of performing an actual operation speed test of a small amplitude/high-speed operation input/output part without using a dedicated tester.例文帳に追加

専用の試験装置を用いなくとも小振幅・高速動作の入出力部の実動作速度テストが可能な半導体集積回路装置を提供する。 - 特許庁

The system comprises a first integrated circuit 102 having input and output pins 240, a normal operation logic 230, and a test control logic 200.例文帳に追加

システムは、入力ピンおよび出力ピン２４０と、通常動作ロジック２３０と、テスト制御ロジック２００とを有する第１の集積回路１０２を備えている。 - 特許庁

To provide a testing device and a test method of a semiconductor integrated circuit capable of facilitating control of a BOST device, and improving versatility.例文帳に追加

ＢＯＳＴ装置の制御の容易化を図ると共に、汎用性を向上することができる半導体集積回路の試験装置及び試験方法を提供する。 - 特許庁

To provide a semiconductor integrated-circuit wafer which enriches a test function without increasing a chip area and which is low-cost and of high reliability.例文帳に追加

チップ面積を増加させずにテスト機能を充実させ、低コストで高信頼性の半導体集積回路ウェハを提供しようとするものである。 - 特許庁

To provide a semiconductor integrated device incorporating a functions which is capable of dividing an internal circuit into a plurality of blocks and conducting a boundary test.例文帳に追加

内部回路を複数のブロックに分割してバウンダリテストを行うことができるような機能を組み込んだ半導体集積装置を提供すること。 - 特許庁

To enable performing a test for a ROM while holding secret of data incorporated in a ROM with respect to a ROM built-in semiconductor integrated circuit.例文帳に追加

ＲＯＭを内蔵した半導体集積回路について、ＲＯＭに実装したデータの機密性を保ちつつ、ＲＯＭのテストを実行可能にする。 - 特許庁

To provide a method for an assembly of many contact points type probe which is easy configuration in order to perform a high-frequency test of an integrated circuit or other microelectronics elements.例文帳に追加

集積回路または他のマイクロエレクトロニクス素子の高周波試験を行うための、構成が容易な多接点型プローブの組み立て方法を提案する。 - 特許庁

By this tester, a plurality of semiconductor integrated circuits can be tested in parallel using a test data stored in a set of memories.例文帳に追加

本発明よるテスト装置は、１つのメモリセットに蓄積されたテストデータを使用して複数の半導体集積回路を並列にテストすることができる。 - 特許庁

To provide a method for testing inhibiting test time from increasing while preventing a normal semiconductor integrated circuit from being determined to be defective.例文帳に追加

正常な半導体集積回路が不良と判定されることを防止しながら、試験時間の増大を抑制することが可能な試験方法を提供する。 - 特許庁

A second integrated circuit 102 of the system comprises the input and output pins 240, the normal operation logic 230, and the test control logic 200.例文帳に追加

システムの第２の集積回路１０２は、入力ピンおよび出力ピン２４０と、通常動作ロジック２３０と、テスト制御ロジック２００とを有している。 - 特許庁

The semiconductor integrated circuit is provided with an access control means for prohibiting access to an internal storage means, in response to the determination result signal from the test mode determining circuit.例文帳に追加

テストモード判定回路の判定結果信号に応じて、内部記憶手段へのアクセスを禁止するアクセス制御手段を設ける構成とする。 - 特許庁

To provide a semiconductor integrated circuit in which a test realizing a maximum delay easily and surely without having any effect on an actual circuit can be carried out.例文帳に追加

実回路に影響を与えることなく、容易に確実に最大遅延を実現するテストが可能となる半導体集積回路を提供する。 - 特許庁

When received signals in the receiving systems are normal during a test, it is determined that the receiving systems and the transmitting systems of the semiconductor integrated circuit 100 are normal.例文帳に追加

テストで、受信システムでの受信信号が正常であれば、半導体集積回路１００の受信システムと送信システムとは正常と判断される。 - 特許庁

To provide a testing device of a semiconductor integrated circuit and its testing method capable of reducing a cost of a delay test between different clock domains.例文帳に追加

異なるクロックドメイン間のディレイテストのコストを低減することができる半導体集積回路の試験装置及びその試験方法を提供することである。 - 特許庁

A first process discriminates detectable failures from undetectable failures by performing a failure simulation based on prescribed test patterns to an integrated circuit.例文帳に追加

第１の工程は、集積回路に対し所定のテストパターンに基づく故障シミュレーションを行って検出可能な故障と検出不可能な故障とを弁別する。 - 特許庁

To acquire a structure capable of reducing greatly area overhead, in a semiconductor integrated circuit having a test constitution using a partially-rotating type scan circuit.例文帳に追加

部分ローテート型スキャン回路を用いたテスト構成の半導体集積回路において、面積オーバーヘッドを大幅に削減することが可能な構造を得る。 - 特許庁

To provide a semiconductor integrated circuit device such as a semiconductor memory or the like which can be tested with a frequency exceeding the specifications of a tester and its test method.例文帳に追加

テスタの仕様を越えた周波数でテストすることができる半導体メモリなどの半導体集積回路装置及びそのテスト方法を提供する。 - 特許庁

To simulate an integrated circuit device as if provided with a known defect; and to verify that a test actually catches the defect.例文帳に追加

集積回路デバイスが既知の不良を具備しているかのような集積回路デバイスのシミュレーションを可能にし、試験が実際に不良を捕捉することを検証する。 - 特許庁

In a semiconductor integrated circuit A, a switch element 7 for supplying current which is only turned on in a test mode is connected in advance to an internal power source 8.例文帳に追加

半導体集積回路Ａの内部においてあらかじめ内部電源８にテストモード時にのみオンする電流供給用スイッチ素子７を接続しておく。 - 特許庁

To solve a problem wherein a required power source voltage is not able to be supplied to an inspected semiconductor integrated circuit, when a burn-in board gets large, not to allow a proper burn-in test.例文帳に追加

バーンインボードが大型化すると被検査半導体集積回路に所要の電源電圧が供給できなくなり、適正なバーンインテストができない。 - 特許庁

To provide a high frequency generating method and device therefor low in cost, miniaturizable as a whole and suitable for the operation test of integrated circuit.例文帳に追加

低価格な上に装置全体の小型化が実現でき、集積回路の動作試験などに好適な高周波発生方法およびその装置の提供。 - 特許庁

When the signals are normal, the operation of the whole semiconductor integrated circuit device 1 is checked by the test bench TB to judge whether or not the operation is normal.例文帳に追加

正常の場合、半導体集積回路装置１全体としての動作をテストベンチＴＢによってチェックし、正常であるか否かを判断する。 - 特許庁

An interface part 101 is integrated into the wind test model 50, and hereby the model 50 is supported by the support rod 102 penetratingly and movably up and down.例文帳に追加

風試模型５０にはインターフェイス部１０１が組み込まれ、これにより模型５０は支持棒１０２に上下動可能なように貫通支持されている。 - 特許庁

When a semiconductor integrated circuit device is supplied with electric power and then a control circuit 2 is made ON, a test signal is inputted from a clock output terminal 6.例文帳に追加

半導体集積回路装置に電源供給した後に、コントロール回路２がＯＮとなったとき、クロック出力端子６よりテスト信号を入力する。 - 特許庁

A test circuit for validating the operation of a semiconductor substrate with the semiconductor circuit of the three-dimensional semiconductor integrated circuit device is formed, using temporary interconnect lines.例文帳に追加

３次元半導体集積回路装置の、半導体回路を形成した半導体基板の動作確認用のテスト回路を仮配線で形成する。 - 特許庁

To provide a semiconductor integrated circuit and its test method, which change the number and combinations of memories which are simultaneously tested even after manufacture.例文帳に追加

製造後であっても、同時にテストするメモリの数および組み合わせを変更することのできる半導体集積回路およびそのテスト方法を提供する。 - 特許庁

To provide a semiconductor integrated circuit device that can execute a DC test without increasing a circuit area and a signal propagation delay.例文帳に追加

回路面積および信号伝搬遅延の増加をもたらすことなくＤＣテストを実行することのできる半導体集積回路装置を提供する。 - 特許庁

The built-in test circuit 102 and the semiconductor integrated circuit 101 are connected with each other by the wiring 104 provided on the dicing line region 150.例文帳に追加

内蔵テスト回路１０２と半導体集積回路１０１とは、ダイシングライン領域１５０上に設けられる配線１０４により接続されている。 - 特許庁

To provide a semiconductor integrated circuit capable of supplying high-speed, stable clock to an internal circuit without adding a test terminal.例文帳に追加

テスト端子を追加せずに、高速の安定したクロックを内部回路に供給することができる半導体集積回路を提供することを目的とする。 - 特許庁

To provide test result data with a high degree of freedom for a user of a semiconductor integrated circuit testing device and to reduce cost on the utilization.例文帳に追加

半導体集積回路試験装置のユーザがより高い自由度で試験結果データを利用することができると共に、当該利用に関するコストを低減する。 - 特許庁

To provide a semiconductor integrated circuit device having a constitution for performing an actual operation test of a data storage device inexpensively at a high speed.例文帳に追加

データ記憶装置の実働試験を安価にかつ高速に行うことができる構成を持った半導体集積回路装置を提供することを目的とする。 - 特許庁

Successively, a threshold time specifying part 262 specifies the threshold time at which the time integrated value of the correction volume after the output of test sound reaches a prescribed threshold.例文帳に追加

引き続き、閾値時刻特定部２６２が、テスト音声の出力後における補正音量の時間積分値が所定の閾値に達する閾値時刻を特定する。 - 特許庁

To modify a test pattern so as to be in accord with input-output switching timing of an input-output terminal of an integrated circuit measured by an input-output switch timer.例文帳に追加

入出力切替えタイミングが測定する集積回路の入出力端子の入出力切替えタイミングに合うようにテストパタンを修正する。 - 特許庁

The inspection method of the semiconductor integrated circuit includes: a stress test of applying a stress voltage to dummy wiring LD provided so as to run in parallel with signal wiring L3 and L4 inside the semiconductor integrated circuit; and a test process of determining the quality of the semiconductor integrated circuit by measuring a leakage current between the signal wiring L3 and L4 and the dummy wiring LD.例文帳に追加

本発明の半導体集積回路の検査方法では、半導体集積回路内の信号配線Ｌ３・Ｌ４に並走するように設けられたダミー配線ＬＤにストレス電圧を印加するストレス試験と、信号配線Ｌ３・Ｌ４とダミー配線ＬＤとの間のリーク電流を測定することにより半導体集積回路の良否を判定するテスト工程とを含む。 - 特許庁

This design method for a semiconductor integrated circuit is provided with a net list creation step (S121) for creating a net list, which includes connection information between and inside macros of the semiconductor integrated circuit and identification information about the used macro, and a test pattern creation step (S122) creating a test pattern for the semiconductor integrated circuit on the basis of the identification information about the used macro inside the net list.例文帳に追加

半導体集積回路のマクロ間及びマクロ内の結線情報並びに使用するマクロの識別情報を含むネットリストを生成するネットリスト生成ステップ（Ｓ１２１）と、ネットリスト内の使用マクロの識別情報を基に半導体集積回路の試験パターンを生成する試験パターン生成ステップ（Ｓ１２２）とを有する半導体集積回路の設計方法が提供される。 - 特許庁

The semiconductor integrated circuit 100 includes a power amplifier 15, the thermal protection circuit sensing an abnormal heating of the power amplifier 15 and protecting the power amplifier 15, a test circuit 10 having a test terminal for applying a test voltage and performing the operation test of the thermal protection circuit according to the test voltage, and a control circuit 16 having a control terminal for applying a control voltage and performing a control on an internal circuit according to the control voltage.例文帳に追加

半導体集積回路１００は、パワーアンプ１５と、パワーアンプ１５の異常発熱を検知してパワーアンプ１５を保護する熱保護回路と、テスト電圧を印加するテスト端子を有し、テスト電圧に応じて熱保護回路の動作テストを行うテスト回路１０と、制御電圧を印加する制御端子を有し、制御電圧に応じて内部回路の制御を行う制御回路１６と、を備える。 - 特許庁

To provide a burn-in device capable of enhancing reliability of a testing objective circuit, in a device for carrying out a burn-in test for a semiconductor integrated circuit of a testing object, and to provide a semiconductor integrated circuit device capable of dispensing with preparing separately a circuit for the burn-in test in an outside.例文帳に追加

試験対象となる半導体集積回路に対してバーンイン試験を行う装置において、試験対象回路の信頼性をより向上できるようにしたバーンイン装置を提供し、バーンイン試験用の回路を別途外部に用意する必要をなくした半導体集積回路装置を提供する。 - 特許庁

To provide a method and apparatus for inferring the test time of an integrated circuit device, capable of accurately inferring the test time necessary for testing the quality of the integrated circuit device.例文帳に追加

集積回路装置が良品であるか否かのテストに必要なテスト時間を推定する集積回路装置のテスト時間推定方法及び装置に関し、集積回路装置が良品であるか否かのテストに必要なテスト時間を正確に推定できる集積回路装置のテスト時間推定方法及び装置を提供する。 - 特許庁