「Integrated Test」に関連した英語例文の一覧と使い方(22ページ目) - Weblio英語例文検索

To certainly verify soundness of a logic integrated circuit for confirmation in short time by comprehensively performing verification and a soundness confirmation test to all functions of a safety protection measuring device of a plant.例文帳に追加

プラントの安全保護計測装置の全機能に対し総合的に検証および健全性確認試験を行うことにより、試験対象の論理集積回路の健全性を短時間で確実に検証する。 - 特許庁

The switch is configured in the first state during normal operation of the integrated circuit die, and is configured in the second state to permit test access to the internal signal pad via the peripheral signal pad.例文帳に追加

スイッチは集積回路ダイの通常動作中に第１の状態で構成され、周辺信号パッドを介した内部信号パッドへのテスト・アクセスを可能にするために第２の状態で構成される。 - 特許庁

To provide a sampling method for current value of power source of an integrated circuit and the device thereof capable of obtaining all information on current of power source when a test pattern is applied to a tested device.例文帳に追加

被試験デバイスにテストパタンを印加したときに流れる電源電流の全ての情報を余すことなく取得する集積回路の電源電流値のサンプリング装置及び方法の提供。 - 特許庁

To provide a selecting method of IDDQ measuring point for making an IDDQ test possible sufficiently to determine a fault of an integrated circuit that has not negligible quantity for the amount of the increase of amperage caused by the fault.例文帳に追加

ＩＤＤＱが故障による電流増加量に対して無視できない大きさを有する集積回路の故障を判定するのに十分なＩＤＤＱ測定ポイント選別方法を提供する。 - 特許庁

To provide a monitor corresponding to each one of block circuits, which only keeps a vicinity data when an error occurs in a test bench for verifying a semiconductor integrated circuit in which a plurality of block circuits are connected in series.例文帳に追加

複数のブロック回路がシリアル接続している半導体集積回路をテストするテストベンチにおいて、各ブロック回路に対応する各モニタがエラー発生時近辺のデータのみを保持すること。 - 特許庁

To prevent wiring congestion around an external terminal caused by the insertion of an isolation circuit or the like in the test designing of a semiconductor integrated circuit device having a recovery memory capable of making redundancy recovery.例文帳に追加

冗長救済が可能な救済メモリを搭載した半導体集積回路装置のテスト設計において、アイソレーション回路の挿入等による外部端子周辺での配線混雑を回避する。 - 特許庁

To provide a semiconductor integrated circuit in which a memory array region is divided independently without affecting each other and a self test of internal memory itself can be performed with one internal memory and less hardware constitution.例文帳に追加

１つの内部メモリと少ないハードウェア構成でメモリアレイ領域を互いに影響なく独立に分割し、内部メモリ自体のセルフテストを行うことができる半導体集積回路を提供する。 - 特許庁

To provide a scan test circuit device and a flip-flop group initialization method inside an integrated circuit capable of reducing wiring by simplifying a constitution for initialization reset and by heightening operation speed.例文帳に追加

初期化リセットのための構成を簡単にし、動作速度を上げて、配線を少なくすることができるスキャンテスト回路装置および集積回路内部のフリップフロップ群初期化方法を提供する。 - 特許庁

A component module constituting this scan test system has an input scan cell 76 and an output scan cell 102 if the input and output are not on a boundary of an integrated circuit 10.例文帳に追加

この走査テストシステムを構成する成分モジュールは、その入力または出力が集積回路１０の境界上になければ、入力走査セル７６と出力走査セル１０２とを有する。 - 特許庁

To provide a technology capable of achieving probe inspection even to a chip having a narrow-pitched test pad, by using a prober having a probe formed by a manufacturing technology of a semiconductor integrated circuit device.例文帳に追加

半導体集積回路装置の製造技術によって形成された探針を有するプローバを用い、テストパッドが狭ピッチ化したチップに対してもプローブ検査が実現できる技術を提供する。 - 特許庁

The electron beam test system analyzes faulty or breakdown caused by a process defect by irradiating an electron beam to a semiconductor integrated circuit device to be analyzed and obtaining a potential contrast.例文帳に追加

被解析対象物である半導体集積回路装置に電子ビームを照射して電位コントラストを取得することにより、プロセス欠陥に起因する不良又は故障を解析する電子ビームテストシステムである。 - 特許庁

The semiconductor integrated circuit device 1 is provided with a plurality of macro circuits 10 arranged on a chip and a plurality of decoders 20 for supplying test enable signals TEN to a plurality of macro circuits 10.例文帳に追加

半導体集積回路装置１は、チップ上に配置された複数のマクロ回路１０と、その複数のマクロ回路１０にテストイネーブル信号ＴＥＮを供給するための複数のデコーダ２０とを備える。 - 特許庁

To disclose technologies for improving test efficiency by embodying an integrated circuit which incorporates an RFID circuit including an on-package antenna.例文帳に追加

本発明は集積回路及び該情報記録方法に関し、オンパッケージアンテナを含むＲＦＩＤ回路を内蔵した集積回路を具現してテストの効率を向上させることができるようにする技術を開示する。 - 特許庁

The test circuit of a semiconductor integrated circuit device comprises a scan flip-flop circuit 10 for connecting a plurality of stages of flip-flops in series and supplies a serial test pattern inputted from the outside to a circuit to be tested; and a validity determining section 40 that is connected to the final stage of the scan flip-flop circuit in series and checks the validity of the inputted serial test pattern.例文帳に追加

半導体集積回路装置のテスト回路は、複数段のフリップフロップを直列に接続して、外部から入力されるシリアルテストパターンを試験対象回路に供給するスキャンフリップフロップ回路（１０）と、前記スキャンフリップフロップ回路の最終段に直列に接続されて、前記入力されるシリアルテストパターンの妥当性をチェックする妥当性判断部（４０）とを備える。 - 特許庁

Of SCAN test circuits implementing scan test in semiconductor integrated circuits, the SCAN test circuit is characterized by generating scan cell enable signal of a plurality of timings from a scan enable external input signal and controlling formation of a launch clock and a capture clock for detecting delay failure from real operation speed based on the scan cell enable signal of the plurality of timings.例文帳に追加

半導体集積回路におけるスキャンテストを行うＳＣＡＮテスト回路であって、スキャンイネーブル外部入力信号から複数タイミングのスキャンセルイネーブル信号を生成し、上記複数タイミングのスキャンセルイネーブル信号により、実動作速度による遅延故障検出のためのラウンチクロック及びキャプチャクロックの生成が制御されることを特徴とするＳＣＡＮテスト回路を開示する。 - 特許庁

To remarkably shorten a time required for an Iddq test compared with the conventional art, only by adding a simple circuit to a semiconductor testing device, to reduce a using time of the expensive semiconductor testing device to conduct a delivery test economically, and to reduce a cost, in the delivery test of a semiconductor integrated circuit wherein OFF leaks are frequently observed.例文帳に追加

ＯＦＦリークの多い半導体集積回路の出荷試験において、半導体試験装置に簡易な回路を付加するのみで、Ｉｄｄｑ試験に要する時間を従来より大幅に短縮でき、高価な半導体試験装置の使用時間を低減できて、試験を経済的に実施することができ、コストを低減することができる半導体試験装置を提供する。 - 特許庁

A semiconductor integrated circuit 10 is provided with a clock generating circuit 13 for generating a first clock, a test data generating circuit 15, which subjects the first clock to phase modulation so as to generate test data to which a jitter is added while using the modulated clock, a data extraction circuit 14 for extracting reproduced data by sampling the test data, and a detection circuit 16 for detecting errors in the reproduced data.例文帳に追加

半導体集積回路１０は、第１のクロックを生成するクロック生成回路１３と、第１のクロックを位相変調し、かつこの変調されたクロックを用いてジッタが付加されたテストデータを生成するテストデータ生成回路１５と、テストデータをサンプリングして再生データを抽出するデータ抽出回路１４と、再生データのエラーを検出する検出回路１６とを具備する。 - 特許庁

To enable the execution of a scan test including a test on connection between a manufacturer-offered circuit of which the information on the internal circuit is unpublished and a customer-designed circuit, and a delay test on at least a part between the manufacturer-offered circuit and the customer-designed circuit, for targeting a semiconductor integrated circuit device carrying these circuits.例文帳に追加

内部回路情報未公開の製造元提供回路と、顧客側設計回路とを搭載する半導体集積回路装置を対象とし、製造元提供回路と顧客側設計回路との間の接続試験を含めたスキャン試験と、製造元提供回路と顧客側設計回路との間の少なくとも一部分の遅延試験を行うことができるようにする。 - 特許庁

A burn-in test control and pattern generating circuit 503 is provided at periphery of a memory circuit as an exclusive test circuit at the reliability test such as burn-in inside a semiconductor integrated circuit including a memory circuit, the circuit supplies a pattern being able to apply appropriate stress, and it is confirmed whether the stress is applied correctly or not by providing an output discriminating circuit 505 inside the circuit.例文帳に追加

メモリ回路を含む半導体集積回路内部にバーンイン等の信頼性テスト時にメモリ回路周辺に専用のテスト回路としてバーンインテスト制御およびパターン発生回路５０３を設け適切なストレス印加が可能なパターンを供給し、この出力を回路内部に出力判定回路５０５を設けストレスが正しく印加されているか確認する。 - 特許庁

An expected value generation circuit 22 generates an expected value pattern on the basis of output patterns of the reference semiconductor integrated circuits 32A, 32B, and 32C, and a determination circuit 24 compares the expected value pattern generated by the expected value generation circuit 22 with an output pattern of the semiconductor integrated circuit 34 to be tested to determine whether the semiconductor integrated circuit 34 to be tested passes or fails the test.例文帳に追加

期待値生成回路２２で、基準の半導体集積回路３２Ａ、３２Ｂ、３２Ｃの出力パターンに基づいて期待値パターンを生成し、判定回路２４で、期待値生成回路２２で生成された期待値パターンとテスト対象の半導体集積回路３４の出力パターンとを比較することにより、テスト対象の半導体集積回路３４のパス／フェイル判定を行う。 - 特許庁

On a test facilitating circuit interior substrate 10c, which is one of the core substrates, a socket 122 with a DUT 121 as a test-target integrated circuit being attached thereto is mounted, and a pogo pin 1220 disposed in the socket 122 comprises passive elements such as an impedance matching chip resistor 1224 and an inductor 1225.例文帳に追加

そのコア基板の１つであるテスト容易化回路内装基板１０ｃには、テスト対象の集積回路であるＤＵＴ１２１を装着するソケット１２２が搭載されており、また、そのソケット１２２内に設けられたポゴピン１２２０には、インピーダンス整合用のチップ抵抗１２２４、インダクタ１２２５などの受動素子が設けられている。 - 特許庁

Therefore, a decision on the result of address access time performance of the memory circuit 100 and a function test of the memory circuit 100 can be simultaneously performed in a test step without adding new external terminals by providing the speed decision circuit 120 in a semiconductor integrated circuit device incorporating the BIST circuit 110.例文帳に追加

これにより、スピード判定回路120を、BIST回路110を内蔵した半導体集積回路装置に設けることで、新たな外部端子を追加をすることなく、半導体集積回路装置のテストの段階において、メモリ回路100の機能テストと同時に、メモリ回路100のアドレスアクセスタイム性能の合否を判定することができる。 - 特許庁

To provide an electronic ground-fault interrupter having an overcurrent determination function and a ground fault determination function which are integrated into a CPU that can suppress a tripping operation based on ground fault determination during a test of overcurrent characteristics for each pole unit of the interrupter through unipolar energization, and conducting a correct test of the overcurrent characteristics.例文帳に追加

過電流判定機能と漏電判定機能とを一つのＣＰＵに集約した電子式漏電遮断器において、単極通電による遮断器各極単位での過電流特性試験時に漏電判定に基づくトリップ動作を抑制し、過電流特性試験を正しく行うことができる電子式漏電遮断器を得る。 - 特許庁

The semiconductor integrated circuit 2 includes an internal circuit 3, a power source terminal 4, a ground terminal 5, the input/output terminal 6 and a protection diode 8, and also includes a test terminal 10 to which a current or a voltage is applied at an inspection time, and an inspection diode 9 connected between the test terminal 10 and the input/output terminal 6.例文帳に追加

半導体集積回路２は、内部回路３、電源端子４、グランド端子５、入出力端子６、および保護ダイオード８の他、検査時に電流または電圧が印加されるテスト端子１０と、テスト端子１０と入出力端子６との間に接続された検査用ダイオード９とを備える。 - 特許庁

IDDQs at sampling points of t1 to tm are measured in a fully stabilized quiescent current state of the IDDQs for test vectors of TV-1 to TV-n, with applying the test vectors TV-1 to TV-n, which are set H level or L level of an inner mode at CMOS integrated circuit 108 to be tested.例文帳に追加

試験対象ＣＭＯＳ集積回路１０８にその内部ノードをＨレベルあるいはＬレベルに設定するテストベクタＴＶ−１〜ＴＶ−ｎを印加して、その状態で各テストベクタＴＶ−１〜ＴＶ−ｎのＩＤＤＱの充分安定したQuiescent Current状態において、各サンプリングポイントｔ１〜ｔｍにおけるＩＤＤＱを測定する。 - 特許庁

Further, a chi-square test part 83 conduct a chi-square test by using the series of codes outputted by the vector quantization part 81 and the expectancy of each code stored in the storage part 84 and finds the propriety as to whether the integrated parameter corresponds to the specific object to be recognized.例文帳に追加

さらに、カイ二乗検定部８３において、ベクトル量子化部８１が出力するコードの系列、および期待度数記憶部８４に記憶された各コードの期待度数を用いてカイ二乗検定を行うことにより、統合パラメータが、所定の認識対象に対応するものであるかどうかの適正さが求められる。 - 特許庁

In a semiconductor integrated circuit 1 coping with a boundary scan register, a condition of an IO cell IOC is set under control of a DC test control circuit 3, using boundary scan registers BSR0-BSR3 used for a boundary scan test, so as to set a condition of an external terminal to a desirable condition connected to a pad P.例文帳に追加

バウンダリスキャンレジスタ対応の半導体集積回路装置（１）において、このバウンダリスキャンテストに利用されるバウンダリスキャンレジスタ（ＢＳＲ０−ＢＳＲ３）を利用して、ＤＣテスト制御回路（３）の制御の下に、ＩＯセル（ＩＯＣ）の状態をセットして、パッド（Ｐ）に接続される外部端子の状態を所望の状態に設定する。 - 特許庁

The semiconductor integrated circuit is provided with a plurality of I/O cells 9, and each of the I/O cells 9 is provided therein with at least part of a test circuit comprising a selector 2 for testing and the like so that test information such as control signals for testing can be supplied in parallel through signal wires 10 to the I/O cells 9.例文帳に追加

複数のＩ／Ｏセル９を備えた半導体集積回路において、各Ｉ／Ｏセル９内部にテスト用セレクタ２等からなるテスト回路の少なくとも一部を設け、各Ｉ／Ｏセル９へ信号線１０を介してテスト用制御信号等のテスト情報を並列に供給し得るように構成した。 - 特許庁

Control logic performs the initialization of the control data to both a reset instruction by power on of the semiconductor integrated circuit and a reset instruction by an external signal in an actual operation mode, and performs the initialization of the control data only to the reset instruction by the power on of the semiconductor integrated circuit in a test mode.例文帳に追加

制御論理は、実動作モードにおいて半導体集積回路のパワーオンによるリセット指示、又は外部信号によるリセット指示の双方に対して制御データの初期化を行い、テストモードにおいて半導体集積回路のパワーオンによるリセット指示に対してだけ前記制御データの初期化を行う。 - 特許庁

After nested inter and outer iterative cycles are implemented in each cycle, one of the ordered integrated value concerned is given a test number of atomic nuclei and, at the same time, the other ordered integrated values are redesigned adequately to round off to adjacent integers, thereby resulting in the total number of the candidates of atomic nuclei.例文帳に追加

ネスト化した外部および内部反復サイクルが実行されるが、ここで各サイクルに対して、該順序付けされた積分値のひとつには原子核の試験番号が付与され、同時に他の順序付けられた積分値は適宜再設計され、隣接する整数値へと四捨五入され、これにより原子核の候補総数が得られる。 - 特許庁

To obtain high-occuracy measurement of discrete static current consumption properties of semiconductor integrated circuit device each and the electrical characteristics of a plurality of function circuits, even if a plurality of semiconductor integrated circuit devices are tested simultaneously for the static current consumption test of them and the electrical characteristics of the plurality of function circuits.例文帳に追加

半導体集積回路装置の静的消費電流テストや複数の機能回路の電気的特性を複数の半導体集積回路装置で同時に行っても、半導体集積回路装置個々の静的消費電流特性や複数の機能回路の電気的特性を高い精度で測定可能とする。 - 特許庁

To operationally verify whether or not a digital/analog converter built in a semiconductor integrated circuit can execute a normal digital/analog conversion action when using the digital/analog converter as a test signal generator for testing an analog/digital converter built in the semiconductor integrated circuit.例文帳に追加

半導体集積回路に内蔵されたアナログ／デジタル変換器をテストするためのテスト信号発生器として半導体集積回路に内蔵されたデジタル／アナログ変換器を使用する際に、デジタル／アナログ変換器が正常なデジタル／アナログ変換動作を実行可能であるか否か動作検証することを可能とすること。 - 特許庁

A pattern generator 10 generates a test pattern to be applied to the semiconductor integrated circuits 30a-30n, and a distributor 13 distributes patterns S1 generated by the generator 10 and outputs them as patterns S4a-S4n.例文帳に追加

パターン発生器１０は半導体集積回路３０ａ〜３０ｎに印加する試験パターンを発生し、分配器１３はパターン発生器１０で発生したパターンＳ１を分配してパターンＳ４ａ〜Ｓ４ｎとして出力する。 - 特許庁

To provide a semiconductor integrated circuit, having a test pad control circuit for so performing a breakdown voltage that relaxes the control so that the interference due to high voltage will not occur, by checking the state of high voltage when it is selected and when it is non-selected.例文帳に追加

選択時及び非選択時の高電圧状態をチェックし、高電圧による障害が発生しないよう耐圧緩和制御を行うテストパッド制御回路を有する半導体集積回路を提供する。 - 特許庁

To provide a semiconductor integrated circuit having a built-in test circuit capable of testing operation of a signal propagation route including a signal input/output end without exerting an influence on an input/output signal.例文帳に追加

本発明は、入出力信号に影響を与えることなく、信号入出力端を含めた信号伝搬経路の動作を内蔵テスト回路によりテスト可能な半導体集積回路を提供することを目的とする。 - 特許庁

An integrated testing apparatus includes an AC testing machine 16 and a DC testing machine 17, and a DUT pedestal 22 and an AC test circuit section 24 are disposed with an intermediate electrode plate 20 between them so as to be vertically lifted/lowered.例文帳に追加

統合試験装置は、ＡＣ試験機１６とＤＣ試験機１７が設けられ、中間電極板２０を挟んで、ＤＵＴ載置台２２とＡＣ試験回路部２４が上下方向に昇降可能に配置される。 - 特許庁

To easily bring a semiconductor integrated circuit (LSI hereafter) located in a deep site distant from a connector electrode of a substrate into a test mode so as to be easily inspected, when inspecting the mounting substrate mounted with the plurality of LSIs.例文帳に追加

半導体集積回路（以下ＬＳＩ）が複数搭載された実装基板の検査を行う場合、基板のコネクタ電極から遠い奥にあるＬＳＩを簡単にテストモードへ入れ検査を容易に行うことを目的とする。 - 特許庁

To solve the problem that the number of flip flops included per scan chain from the limit of the number of terminals is increased when a circuit scale is large and a test time increases in a semiconductor integrated circuit designed in a shift scan system.例文帳に追加

シフトスキャン方式で設計された半導体集積回路において、回路規模が大きくなると端子数の制限からスキャンチェーン１本あたりに含まれるフリップフロップの数が増加し、テスト時間が増大する。 - 特許庁

To highly accurately measure a frequency of a signal to be measured in a short time by applying to a test device of an integrated circuit for example concerning a frequency measurement device and a frequency measurement method.例文帳に追加

本発明は、周波数計測装置及び周波数計測方法に関し、例えば集積回路の試験装置に適用して、被計測信号の周波数を短時間で高精度に測定することができるようにする。 - 特許庁

To provide a new method and a device for reducing the complicity and hardware of an IC tester and simultaneously reducing test circuit overhead in an integrated circuit without sacrificing DFT and BIST functions.例文帳に追加

ＩＣテスタの複雑性及びハードウエアを低減すると同時に集積回路中の試験回路オーバーヘッドをＤＦＴ及びＢＩＳＴ機能を犠牲にすることなく低減する為の新規な方法及び装置を提供する。 - 特許庁

To provide a semiconductor integrated circuit which performs a test to determine all the positions of memory cells in which errors have occurred, free from expanding the scale of a circuit even when a frequency of errors is more than the number of redundant circuits.例文帳に追加

回路の規模を大きくすることなく、冗長回路の数よりもエラーの回数が多い場合でも、エラーのあったメモリセルの位置をすべて特定したテストを行なう半導体集積回路を提供する。 - 特許庁

A test circuit for semiconductor integrated circuits has a ring oscillation circuit having (2k+1: k being an integer of one or greater) pieces of inverters, and load circuits of the same impedance value are provided between the respective adjacent inverters, respectively.例文帳に追加

（２ｋ＋１：ｋは１以上の整数）個のインバータを具備したリング発振回路を有してなり、隣接するインバータの間に、各々、同一インピーダンス値の負荷回路が設けられてなる半導体集積回路用テスト回路。 - 特許庁

To provide a semiconductor integrated circuit device which suppresses and reduces an increase in the delay of a test signal interconnected along a chip periphery and the deterioration of a waveform dullness, can adjust the delay, and is suitable for applying to ASIC, etc.例文帳に追加

チップ周辺に沿って配線されるテスト信号の遅延の増大、波形鈍りの劣化を抑止低減し、遅延調整を可能とし、ＡＳＩＣ等に適用して好適な半導体集積回路装置の提供。 - 特許庁

To provide a circuit for testing the operation of switching gain control signals, which controls the gain of each amplifier, in a semiconductor integrated circuit provided with a plurality of gain-controllable amplifiers, and to shorten the test time.例文帳に追加

ゲイン制御可能な複数のアンプを備える半導体集積回路において、各アンプのゲインを制御するゲイン制御信号の切り換え動作をテストするための回路を設け、かつテスト時間の短縮化を図る。 - 特許庁

To reduce the area and the test time of a semiconductor integrated circuit which mounts a PLL circuit having a current charge pump with a current source supplied from a feedback loop of a base voltage generator circuit.例文帳に追加

基準電圧発生回路の帰還ループから電流源が供給される電流型チャージポンプを備えたＰＬＬ回路を搭載した半導体集積回路の低面積化及びテスト時間の削減を提供する。 - 特許庁