「Integrated Test」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

To provide a testing device and a test method capable of testing various semiconductor integrated circuit having different characteristics, and coping with diversification of an analog characteristic test by fulfillment of generation function of DAC data or the like.例文帳に追加

特性の異なる種々の半導体集積回路の試験を可能にすると共に、ＤＡＣデータの発生機能の充実化を図るなど、アナログ特性試験の多様化に対応できる試験装置及び試験方法を提供する。 - 特許庁

This semiconductor integrated circuit 1 has a logic circuit part comprising a user logic circuit 10, and a scan chain 11 for performing its scan test, and a memory part comprising a memory 40, a BIST circuit 20, and a scan chain 21 for performing its scan test.例文帳に追加

半導体集積回路１は、ユーザロジック回路１０及びそのスキャンテストを行うスキャンチェーン１１からなるロジック回路部と、メモリ４０、ＢＩＳＴ回路２０及びそのスキャンテストを行うスキャンチェーン２１からなるメモリ部とを有する。 - 特許庁

To provide a semiconductor integrated circuit which includes circuits operating at different clocks, and which has a scan test circuit capable of a scan test with a clock for an actual use without increasing the circuit scale.例文帳に追加

異なるクロックで動作する回路を有する半導体集積回路において、回路規模を増大させることなく、実使用でのクロックでスキャンテストの実施が可能なスキャンテスト回路を備えた半導体集積回路を提供する。 - 特許庁

To reduce a test cost by performing a simultaneous collective contact to the entire chips on a wafer in high accuracy and low cost, allowing a Built In Self Test (BIST) to be most efficiently performed for a semiconductor integrated circuit using a built-in circuit.例文帳に追加

半導体集積回路の自己内臓回路によるセルフテスト（ＢＩＳＴ）を、最も効率よく実行するためのウエハー全チップ一括同時コンタクトを、高精度且つ低コストで行うことにより試験コストの低減を目的とする。 - 特許庁

On the other hand, a reference clock with speed higher than test signal is inputted into the waveform generating section 106 and the output from the waveform generating section 106 and the reference clock are inputted into DAC107 to generate test signal of semiconductor integrated circuit.例文帳に追加

そして、波形生成部１０６には、テスト信号より高速な基準クロックが入力され、波形生成部１０６の出力と基準クロックとがＤＡＣ１０７に入力され、半導体集積回路のテスト信号が生成される。 - 特許庁

To provide a semiconductor integrated circuit test device and its method capable of efficiently performing a test of an object of writing, reading and eliminating the data, by a unit of a block of a specific size of a flash memory and the like.例文帳に追加

フラッシュメモリ等の特定の大きさのブロックを単位として、データの書き込み、読み出し、及び消去を行う被試験対象の試験を効率的に行うことができる半導体集積回路試験装置及び方法を提供する。 - 特許庁

In this semiconductor device, desired stress can be applied to each capacitor of a constituted pump circuit in stress test, efficiency of a stress test and reliability of a semiconductor integrated circuit can be improved.例文帳に追加

本発明による半導体記憶装置によれば、ストレステスト時に構成するポンプ回路の各キャパシタに対して所望のストレスを掛けることができ、ストレステストの効率向上および半導体集積回路の信頼性向上が図れる。 - 特許庁

A developer result integrating means 14 fetches from the developer result storage means 11 each developer's results that can be integrated after completion of the single test, and stores the results in an integrated result storage means 16.例文帳に追加

開発者成果物統合手段１４は、単体テストが終了して統合可能である開発者別成果物を開発者別成果物格納手段１１から取り出し、統合済成果物格納手段１６に格納する。 - 特許庁

Logical behaviors of semiconductor integrated circuits are simulated through the use of test vectors, and part or all input signals, output signals, and time-series variations A of internal state of the semiconductor integrated circuits during simulation are stored.例文帳に追加

テストベクタを用いて半導体集積回路の論理的振舞をシミュレーションし、シミュレーション中の半導体集積回路の一部またはすべての入力信号と出力信号と内部状態の時系列変化Ａを保存する。 - 特許庁

To obtain a semiconductor integrated circuit in which a timing margin test of an incorporated memory can be performed using a simple program without using a complex circuit for generating a clock for timing margin in a semiconductor integrated circuit.例文帳に追加

半導体集積回路内にタイミングマージン用クロックを生成するための複雑な回路を用いることなく、簡単なプログラムを用いて搭載されているメモリのタイミングマージンテストを行うことができる半導体集積回路を得ること。 - 特許庁

In the accelerated weatherability test method for arranging a sample inside a case and performing accelerated weatherability test by irradiation from an artificial light source, illumination value is measured with time, integrated light quantity is continuously calculated with time based on the data of the temporal illumination value, and the artificial light source is turned off with reference to the completion of the test when the integrated light quantity reaches a certain value set previously.例文帳に追加

筐体の内部に試料を配置して人工光源からの照射によって促進耐候性試験を行う促進耐候性試験方法において、経時的に照度値を測定し、該経時的な照度値のデータより積算光量を経時的に算出し続け、試験の完了に係る該人工光源の消灯を、事前に設定した一定値に該積算光量が至った際に行うことを特徴とする。 - 特許庁

The system comprises a tester 14 for supplying a test pattern signal for analysis to the semiconductor integrated circuit device and at the same time holding the supply test pattern at given timing, an electron gun 15 for applying electron beams to the semiconductor integrated circuit device which being related to the hold, and a detector for taking in the potential contrast of the semiconductor integrated circuit device that is illuminated with the electron beams.例文帳に追加

このシステムは、前記半導体集積回路装置へ、解析のためのテストパターン信号を供給するとともに、前記供給テストパターン信号を所与のタイミングでホールドするテスタ１４と、前記ホールドに関連付けて、前記半導体集積回路装置に電子ビームを照射する電子銃１５と、前記電子ビームの照射された前記半導体集積回路装置の電位コントラストを取り込む検出器２３と、を具備する。 - 特許庁

A method for generating the test pattern for the tester includes: the step of cyclizing a first test pattern 201 generated in logic design with a cycle in accordance with a clock signal 20 of the highest frequency to be used in a semiconductor integrated circuit; and the step of changing a timing edge in the first test pattern 201 to a period boundary just before the timing edge, to generate a second test pattern 301.例文帳に追加

本発明によるテスタ用テストパタンの生成方法は、論理設計時に生成された第１テストパタン２０１を、半導体集積回路で用いられる最高周波数のクロック信号２０に応じたサイクルでサイクライズするステップと、第１テストパタン２０１におけるタイミングエッジを、タイミングエッジ直前のピリオド境界に変更して第２テストパタン３０１を生成するステップとを具備する。 - 特許庁

This semiconductor testing device is provided with a memory 34 storing failure rate specified value information 38 specifying an upper limit of a failure rate of a test for every kind of test in advance and a CPU 32 which measures a failure rate of a semiconductor integrated circuit for every kind of test, compares the measured failure rate with the failure rate specified value information, and judges whether the test is interrupted or not.例文帳に追加

予め試験の種類毎にその試験の不良率の上限を規定した不良率規定値情報３８を記憶するメモリ３４を備え、更に、試験の種類毎に半導体集積回路の不良率を測定し、測定された不良率と上記不良率規定値情報とを比較し、試験を中断するか否かを判断するＣＰＵ３２とを備える。 - 特許庁

To provide a semiconductor integrated circuit including an operation test circuit that apparently realizes an operation test by a clock signal of relatively high-frequency and of variably changeable frequency, by a clock signal of a relatively low-frequency for the operation test to measure the maximum normally operated frequency.例文帳に追加

比較的低い周波数の動作テスト用のクロック信号により、その周波数より高く、かつ、可変に変更可能な周波数のクロック信号による動作テストを見かけ上実現し、正常に動作する最大動作周波数を測定する動作テスト回路を含む半導体集積回路を提供する。 - 特許庁

The multi-chip package 1 has integrated circuits IC1, IC2 including an internal cell which is a test object, and IC1 has an internal input terminal 7A connected to the external terminal 8A for the test, a separation multiplex circuit 5 connected thereto, and a scanning control circuit 3 for controlling a scan path test signal in the internal cell.例文帳に追加

マルチチップパッケージ１は、テスト対象となる内部セルを含む集積回路ＩＣ１、ＩＣ２を有し、ＩＣ１は、テスト用外部端子８Ａに接続された内部入力端子７Ａ、これに接続された分離多重回路５、及び内部セルのスキャンパステスト信号を制御するスキャン制御回路３を有する。 - 特許庁

When the value of the D flip flop 5 of the poststage is compared to be a high level or not by a test data output terminal 8, it can be discriminated whether the delay component 6 is larger than that of a test period, and the delay characteristic of a semiconductor integrated circuit can be guaranteed regardless of the outer load of the test data output terminal 8.例文帳に追加

よって、後段のＤフリップフロップ５の値をテストデータ出力端子８でハイレベルか否かを比較すれば、遅延成分６がテスト周期よりも遅延成分が大きいか否かを判別でき、かつテストデータ出力端子８の外部負荷によらず半導体集積回路の遅延特性を保証することが可能である。 - 特許庁

Further, the incorporated test signal source 39 generates the test signal by using signals from a VCO 35 and an oscillator 36 needed to generate a local oscillation signal for frequency conversion, so while an increase in circuit scale is minimized, a test can be conducted in the integrated circuit.例文帳に追加

また、内蔵したテスト信号源３９は、周波数変換のための局部発振信号を作成するのに必要となるＶＣＯ３５および発振器３６からの信号を用いて前記テスト信号を作成するので、回路増加を最小限に留めつつ、集積回路の内部でテストを行うことができる。 - 特許庁

A test auxiliary device (BOST device) is disposed near a test circuit board for giving and receiving a signal to and from the semiconductor integrated circuit to be tested, and the testing D/A converter circuit and testing A/D converter circuit of the test auxiliary device, a measurement data memory and an analyzing part are respectively mounted on separate circuit boards.例文帳に追加

被試験半導体集積回路と信号のやり取りを行うテスト回路基板の近傍にテスト補助装置（ＢＯＳＴ装置）を設け、このテスト補助装置の試験用Ｄ／Ａ変換回路と試験用Ａ／Ｄ変換回路と、測定データメモリと、解析部とをそれぞれ別の回路基板に搭載する。 - 特許庁

This semiconductor integrated circuit incorporates a test circuit testing operation of a non-volatile memory, while the device has an output terminal outputting a test result and an operation terminal indicating operation control of the test circuit, and the device can indicate the number of write-in of the non-volatile memory, a write region, and write data from the operation terminal.例文帳に追加

不揮発性メモリの動作を試験する試験回路を内蔵すると共に、試験結果を出力する出力端子と、試験回路の動作制御を指示する操作端子を有し、その操作端子から不揮発性メモリの書き込み回数、買い込み領域及び書き込みデータを指示できる半導体集積回路を提供する。 - 特許庁

The system supports establishment of engineering for executing estimation work of plant, order receipt negotiation, procurement/purchase, technical examination, equipment design and prior design of selection, building/civil engineering work, equipment installation work, piping work, instrumentation work, electric facility work, test/adjustment, test operation, test record output, and integrated operation and a database of multidiscipline engineering information.例文帳に追加

プラントの見積もり作業、受注ネゴ、調達・購入、技術検討、機器設計と選定の先行設計、建設・土木工事、機器据付工事、配管工事、計装工事、電気設備工事、試験・調整、試運転、試験記録出力、総合運転を実施するエンジニアリング、総合エンジニアリング情報のデータベースの構築を支援する。 - 特許庁

A reference block 110 which is formed so as to be closely resembled to an integrated-circuit device, to be tested, in required various points is inserted into the fixture 107 of a test head 103.例文帳に追加

被試験集積回路デバイスと所要の諸点でできるだけ近似するように作った規準ブロック１１０をテストヘッド１０３のフィクスチャ１０７に挿入する。 - 特許庁

To provide a semiconductor integrated circuit device facilitating a direct current test by being suited to miniaturization and realizing high speed operation of a circuit, low power consumption and high reliability.例文帳に追加

素子の微細化に適合し、回路の高速動作化と低消費電力と高信頼性を実現し、直流試験を容易にした半導体集積回路装置を提供する。 - 特許庁

This testing method of ASIC (application specific integrated circuit 100 executes a test routine 128 in an incorporated memory 120 or an external memory by using an incorporated processor 110 in the ASIC.例文帳に追加

ＡＳＩＣ（１００）のテスト方法であって、ＡＳＩＣ内の組込みプロセッサ（１１０）を用いて、組込みメモリ（１２０）または外部メモリ中のテストルーチン（１２８）を実行する。 - 特許庁

The semiconductor integrated circuit comprises sequential circuits 1 to 3, combinational circuits 4, 5, a scan test circuit 6, a storage circuit 7, a BIST circuit 8, and a selection circuit 9.例文帳に追加

この発明は、順序回路１〜３と、組み合わせ回路４、５と、スキャンテスト回路６と、記憶回路７と、ＢＩＳＴ回路８と、選択回路９とを備えている。 - 特許庁

To provide a semiconductor memory integrated circuit in which the test time is shortened by making it possible to apply voltage stress to a normal signal line and a spare signal line en bloc.例文帳に追加

ノーマル信号線とスペア信号線に一括して電圧ストレス印加を可能として、テスト時間の短縮を図った半導体メモリ集積回路を提供する。 - 特許庁

Accordingly, the production cost of the tester can be reduced, compared to a conventional tester which requires sets of memories whose number of sets is proportional to that of integrated circuits being devices under test.例文帳に追加

したがって、テスト対象集積回路の個数に比例した個数のメモリセットを要求した従来のテスト装置に比べてテスト装置の生産費用を減らすことができる。 - 特許庁

To appropriately test a video signal processing integrated circuit with a data slicer capable of binarizing video additional data superimposed on a video signal by comparison with a slice level.例文帳に追加

映像信号に重畳された映像付加データをスライスレベルとの比較により二値化するデータスライサを備えた映像信号処理集積回路のテストを適切に行う。 - 特許庁

To reduce the amount of time to check that a semiconductor integrated circuit such as a microcomputer functions normally in a user mode without storing a test program in a program memory.例文帳に追加

マイクロコンピュータ等の半導体集積回路がユーザモードで正常に動作することをプログラムメモリに試験用プログラムを格納せずに短時間で確認できるようにする。 - 特許庁

To carry out a series of processings at least from a test process to a marking/packaging process by one processing apparatus for an processing apparatus for an integrated circuit.例文帳に追加

本発明は、集積回路の処理装置に関し、少なくとも試験工程からマーキング、梱包工程までの一連の処理を、１台で処理することができるようにする。 - 特許庁

To provide a semiconductor integrated circuit and a method for testing the same, which use a clock signal gating technique capable of reducing a power consumption in a test operation.例文帳に追加

テスト動作時の消費電力を低減することのできるクロック信号ゲーティング技術を利用した半導体集積回路およびそのテスト方法の提供を図る。 - 特許庁

Test data input(TDI signal), supplied from an external inspection apparatus (not shown), is respectively inputted to the TDI terminals of integrated circuit devices 1, 2, 3 in parallel.例文帳に追加

外部の検査装置（図示せず）から供給される入力テストデータ（ＴＤＩ信号）を、集積回路デバイス１，２，３の各ＴＤＩ端子に並列にそれぞれ入力する。 - 特許庁

To provide a function which makes a test circuit or a function switching circuit that can be operated from the outside before shipment unoperable after shipment in a semiconductor integrated circuit.例文帳に追加

半導体集積回路において、出荷前には外部から操作可能なテスト回路や機能切替え回路を出荷後には外部から操作不可能にする機能を提供する。 - 特許庁

To obtain a semiconductor integrated circuit having a redundancy data output function capable of performing a normal/defective condition test on the selection operation of a redundancy output selecting circuit of redundancy output data.例文帳に追加

冗長出力データの冗長出力選択回路の選択動作の良否テストが可能な、冗長データ出力機能を有する半導体集積回路を得る。 - 特許庁

To provide a semiconductor integrated circuit which can be observed at all terminals, without omitting nonconformities of the inability of inspecting faults in a terminal which cannot be observed by a wafer-level burn-in test.例文帳に追加

ウェハレベルバーンインテストで観測できていない端子での不具合を見逃さずすべての端子に対して観測することができる半導体集積回路を提供する。 - 特許庁

To suppress the lowering of the surge withstand voltage of an output circuit due to an increase in the potential of a power supply line occurring at the time of ESD test of a semiconductor integrated circuit device.例文帳に追加

半導体集積回路装置のＥＳＤ試験において発生する電源ラインの電位上昇に起因する出力回路のサージ耐圧の低下を抑制する。 - 特許庁

When a device 5-n is integrated in the device test diagnosis system, a message indicating the integration of a new device is sent from the device 5-n to an I/O control device 4-1.例文帳に追加

デバイス５−ｎが組込まれた場合、デバイス５−ｎから新しくデバイスが組込まれたというメッセージが入出力制御装置４−１に送られてくる。 - 特許庁

To provide a manufacturing method of, a measuring device for, and a wafer for an integrated circuit, capable of carrying out a more accurate probe test while reducing the damage to a bonding pad.例文帳に追加

ボンディングパッドの損傷を低減しながら、より正確にプローブテストを行なうことができる集積回路の製造方法、集積回路の測定装置及びウェハを提供する。 - 特許庁

To provide a test design method capable of making an integrated circuit efficient in design and low in cost by improving the processing procedures by applying a conventional library.例文帳に追加

既存のライブラリを応用して処理手順の見直しを行うことにより、集積回路の設計効率化及びコスト低減が可能なテスト設計方法を提供する。 - 特許庁

To provide a test board for a semiconductor tester, capable of performing an inspection with higher accuracy and higher reliability than those of the prior inspection, in the inspection of semiconductor integrated circuits.例文帳に追加

半導体集積回路の検査において、従来よりも正確かつ信頼性の高い検査を行うことができる半導体テスター用テストボードを提供する。 - 特許庁

To provide a semiconductor integrated circuit for supplying a clock in-phase with normal action in scan test action to a scan flip flop and for conforming a hold margin.例文帳に追加

スキャンテスト動作時に通常動作と同位相のクロックをスキャンフリップフロップに供給してホールドマージンの確認を行うことができる半導体集積回路を提供すること。 - 特許庁

To solve such a problem that when memory macro-cells of various kinds incorporated in a semiconductor integrated circuit are tested and a pause test is performed, it takes a long time to perform testing successively.例文帳に追加

半導体集積回路に搭載された多数の様々な種類のメモリマクロセルを検査する場合にポーズテストを行なう時、逐次的に行なうと時間を要してしまう。 - 特許庁

To reduce hold time errors which occurs because the wiring length of a signal line for a scan test between registers is short, without increasing the area of a semiconductor integrated circuit.例文帳に追加

レジスタ間のスキャンテスト用信号線の配線長が短いことで発生するホールドタイムエラーを、半導体集積回路の面積を増大させることなく低減させること。 - 特許庁

To provide a semiconductor integrated circuit in which a test for the conversion operations of an analog / digital converter is easily performed with a small number of output pins while suppressing increase in noise.例文帳に追加

アナログ／デジタル変換器の変換動作のテストを、少ない出力ピン数で、かつノイズの増大を抑えつつ容易に行うことができる半導体集積回路を提供する。 - 特許庁

To provide semiconductor integrated circuits which can be driven by respectively different power supply voltages in accordance with manufacturing dispersion, and provide a test method for guaranteeing the operation.例文帳に追加

製造ばらつきに応じて異なる電源電圧で動作させることが可能な半導体集積回路およびその動作を保証するための試験方法を提供する。 - 特許庁