「Integrated Test」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

In a probe test, the pluralities of first and second probes of the probe card are brought into contact with the plurality of second pads and the plurality of dummy pads of the semiconductor integrated circuit respectively.例文帳に追加

プローブ試験において、プローブカードの上記複数の第１及び第２プローブを半導体集積回路の複数の第２パッドと複数のダミーパッドにそれぞれ接触させる。 - 特許庁

Then, writing proper for a common register and the redundant register is performed by a wiring connecting part 108, so that a semiconductor integrated circuit configured to be suitable for a scan test can be generated.例文帳に追加

配線接続部１０８で共通レジスタと冗長レジスタに適切な配線が行われ、スキャンテストに適した構成をした半導体集積回路が生成される。 - 特許庁

To make checkable the connection state of each input/output terminal of a semiconductor integrated circuit loaded on a substrate without using a dedicated testing device, and to make testable the operation of the semiconductor integrated circuit by inputting a prescribed test pattern into each input/output terminal of the semiconductor integrated circuit loaded on the substrate.例文帳に追加

専用のテスト装置を用いずに、基板上に搭載された半導体集積回路の各入出力端子の接続状態をチェックすることができ、基板上に搭載された半導体集積回路の各入力端子に所定のテストパターンを入力し、半導体集積回路の動作をテストすることができるようにする。 - 特許庁

This device is equipped with a pad which is electrically coupled with the internal circuit of an integrated circuit device, and this pad is equipped with a probing part with which the probe chip for transmitting a test signal to the internal circuit of the integrated circuit device is brought into contact, and a bonding part which is electrically coupled with the internal circuit of the integrated circuit device.例文帳に追加

集積回路装置の内部回路に電気的に連結されるパッドを備え、このパッドは前記集積回路装置の内部回路にテスト信号を伝送するためのプローブチップが接触されるプロービング部と、前記集積回路装置の内部回路に電気的に連結されるボンディング部とを備える。 - 特許庁

The semiconductor integrated circuit tester capable of simultaneously measuring a plurality of semiconductor integrated circuits comprises a constitutional memory 26 for storing number of the semiconductor integrated circuits capable of being simultaneously measured, an arithmetic memory 24 for storing a test result, and a controller 20 for changing a size of a memory area of the memory 24 in response to the number of the integrated circuits.例文帳に追加

同時に複数の半導体集積回路を測定可能な半導体集積回路試験装置であって、同時測定可能な半導体集積回路数を記憶する構成記憶装置２６と、試験結果を記憶する演算記憶装置２４と、半導体集積回路数に応じて演算記憶装置２４の記憶領域の大きさを変化させる制御部２０とを備える。 - 特許庁

A method of testing an integrated circuit device includes a step of applying a magnetic field to the integrated circuit device during application of one or more of test signals wherein the applied magnetic field induces magnetostriction effect in one or more materials including the integrated circuit device and a step of determining the existence of inconvenience caused by the applied magnetic field in the integrated circuit device.例文帳に追加

集積回路デバイスを試験するための方法は、１つ以上の試験信号の印加中に前記集積回路デバイスに印加磁界を与えるステップであって、印加磁界が集積回路デバイスを含む１つ以上の材料において磁気ひずみ効果を誘発する、ステップと、集積回路デバイス内において印加磁界に起因する不具合の存在を判定するステップと、を含む。 - 特許庁

To provide a semiconductor integrated circuit device for performing a propagation delay test on an input cell, an output cell, or an input/output cell at a capacity comparable with that of a printed circuit board (PCB) when performing the delay test before mounting it to the PCB.例文帳に追加

プリント回路基板（ＰＣＢ）に搭載する前の伝搬遅延試験時に、ＰＣＢと同程度の容量下で、入力セル、出力セル又は入出力セルの伝搬遅延試験を行うことができる半導体集積回路装置を提供する。 - 特許庁

To generate a memory test pattern by VHDL description with respect to its method, device and program simply if a data sheet and a memory test sequence are prepared, without any knowledge of a very high speed integrated hardware description language (VHDL) and skill of circuit designing.例文帳に追加

本発明はメモリテストパターン合成方法，装置及びプログラムに関し，ＶＨＤＬの知識や回路設計スキルがなくても，メモリのデータシートやメモリテストシーケンスを用意すれば簡単にＶＨＤＬ記述のメモリテストパターンを作成できることを目的とする。 - 特許庁

To provide a semiconductor integrated circuit which can cut the cost and time for a test by effectively using a spare cell which is originally used for circuit modification alone for raising trouble detection ratio by a shorter test pattern, and its modification method.例文帳に追加

本来回路修正のためだけに使用されるスペアセルを、より短いテストパターンで故障検出率を上げるために有効利用して、テストのためのコストと時間を削減することができる半導体集積回路およびその修正方法を提供する。 - 特許庁

To provide an integrated circuit, and a design system for its circuit and test data (clock timing), for reducing an effect of LSI operation on delay time or instantaneous power consumption owing to a shift operation in performing LSI test without causing a load on a chip area.例文帳に追加

ＬＳＩの動作時の遅延時間への影響や、チップ面積への負担を伴うことなくＬＳＩテスト時のシフト動作の瞬時的な消費電力を低減する、集積回路とその回路やテストデータ（クロックタイミング）設計システムを提供する。 - 特許庁

To make a test of a system LSI efficient and to shorten development period of the system LSI by enabling a production test of the entire system LSI constituted on a logical integrated circuit such as an FPGA as for a development support system of the system LSI.例文帳に追加

システムＬＳＩの開発支援システムにおいて、ＦＰＧＡ等の論理集積回路上に構築したシステムＬＳＩ全体の実機テストができるようにして、システムＬＳＩのテストを効率化し、システムＬＳＩの開発期間の短縮化を図る。 - 特許庁

A data processing system on an integrated circuit 42 having a microprocessor 1 and pieces of peripheral equipment 60 and 61 is provided with an emulation unit 50 capable of realizing the debug and emulation of the integrated circuit 42 when this emulation unit 50 is connected to an outside test system 51.例文帳に追加

マイクロプロセッサ１及び周辺装置６０、６１を有する集積回路４２上のデータ処理システムには、外部テストシステム５１に接続するときに集積回路４２のデバッグ及びエミュレーションを可能にするエミュレーションユニット５０が設けられる。 - 特許庁

To provide a semiconductor integrated circuit wherein a test stabilization waiting time and easiness of trouble diagnosis are taken into consideration when a high-speed clock signal same to that in a usual operation for the semiconductor integrated circuit is generated in an inside, in response to an input clock.例文帳に追加

入力クロックに応じて、半導体集積回路の通常動作時と同じ高速なクロック信号を内部生成した場合のテスト安定待ち時間と故障診断の容易性を考慮した半導体集積回路を提供する。 - 特許庁

(xvii) Equipment for the manufacture or test of semiconductor devices, integrated circuits or semiconductor materials, or masks or reticles for the manufacture of integrated circuits, that fall under any of the following, or the components and accessories thereof 例文帳に追加

十七　半導体素子、集積回路若しくは半導体物質の製造用の装置若しくは試験装置若しくは集積回路の製造用のマスク若しくはレチクルであって、次のいずれかに該当するもの又はこれらの部分品若しくは附属品 - 日本法令外国語訳データベースシステム

A test circuit C0 of the present invention provided on a semiconductor integrated circuit in which a standby mode and a non-standby mode are switched is a test circuit for an interface block I2 which performs interface between the semiconductor integrated circuit and the outside in a non-standby mode and, in a standby mode, generates a fixed voltage and outputs the fixed voltage to a corresponding signal line.例文帳に追加

本発明にかかるテスト回路Ｃ０は、スタンバイモードと非スタンバイモードとが切り替わる半導体集積回路上に設けられ、非スタンバイモード時には半導体集積回路と外部とのインターフェースを行い、スタンバイモード時には固定電圧を生成し対応する信号線に向けて出力するインターフェースブロックＩ２、のテスト回路である。 - 特許庁

To realize a high accurate test while shortening the test time significantly using a conventional inexpensive tester without requiring any expensive semiconductor tester and to eliminate the need of a reference voltage generator for each type of semiconductor integrated circuit to be tested.例文帳に追加

高価な半導体試験装置を必要とせず、従来の安価なテスタを用いて、テスト時間の大幅な削減と、高精度試験を可能とするとともに、基準電圧発生器を、被検査半導体集積回路の種類毎に用意する必要の無いようにする。 - 特許庁

To quickly and correctly raise a newly installed monitor terminal and to conduct a report test, without troubling a watchman of an integrated monitor station in the case of the raising work of the terminal and at the report test thereafter.例文帳に追加

新設の監視端末装置の立上げ作業時やその後の発報試験時に統括監視所の監視員の手を煩わせずに正しく速やかに立上げまたは発報試験を行うことができる監視端末装置の初期設定または発報試験方法を提供する。 - 特許庁

To provide a device and method for testing semiconductor integrated circuit device by which test items can be set more efficiently by setting the items based on test results and, consequently, an object to be measured can be tested efficiently.例文帳に追加

試験結果に基づいて試験項目を設定することにより効率的に試験項目を設定することができ、その結果として効率的に被測定対象の試験をすることができる半導体集積回路試験装置及び試験方法を提供する。 - 特許庁

To reduce a test vector length and a test time including a maximum and a minimum propagation delay due to an interconnection noise of a signal wiring in a semiconductor integrated circuit device having a configuration to connect a plurality of circuit blocks in an interconnection region.例文帳に追加

複数の回路ブロックを配線領域で接続する構成を持つ半導体集積回路装置において、信号配線の相互接続ノイズによる最大及び最小の伝搬遅延を含む試験のテストベクタ長と試験時間を削減することを目的とする。 - 特許庁

To dispense with a self-test circuit, composed of a linear feedback shift register(an LFSR) which is required, in addition to an inspected circuit to reduce a circuit area by dispensing with a built-in data compression circuit for executing a self-test for the inspected circuit, in a semiconductor integrated circuit.例文帳に追加

半導体集積回路内の被検査回路の自己テストを行うために、データ圧縮回路を内蔵する方法では、被検査回路の他に線形フィードバックレジスタ（ＬＦＳＲ）で構成される自己テスト回路が必要になるため回路面積が増大する。 - 特許庁

A semiconductor integrated circuit 1 is provided with a logic circuit 2 connected to external terminals 10-12, a built-in memory 3 connected to this logic circuit, and a burn-in test circuit 4 writing the prescribed data in the built-in memory when a burn-in test of this built-in memory is performed.例文帳に追加

半導体集積回路１に、外部端子１０〜１２と接続されたロジック回路２と、このロジック回路と接続された内蔵メモリ３と、この内蔵メモリのバーンイン・テストを行う際に、前記内蔵メモリに所定のデータを書き込むバーンイン・テスト回路４とを設けた。 - 特許庁

To provide a semiconductor test system capable of rapidly and efficiently testing even a mixed signal integrated circuit having analog signals and digital signals mixed therein by modularizing various types of different test devices and combining a plurality of these devices with each other.例文帳に追加

各種の異なるタイプの試験装置をモジュール化してそれらの複数個を組み合わせることにより、アナログ信号とデジタル信号の混在したミクストシグナル集積回路であってもその試験を迅速かつ効率よく試験できる半導体試験システムを提供する。 - 特許庁

To provide an on-chip test interface being integrated and always enabled which is used for verifying a function of high speed incorporated memory such as a synchronous dynamic random access memory(SDRAM) enabling performing a test with an existing tester having comparatively low operation speed (therefore, low cost), or the like.例文帳に追加

既存の比較的低速度の、（よって低コストの）テスタでテストを行なうことを可能にする、シンクロナスダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）などの高速組込みメモリの機能を検証するために用いる、統合され常に可能化されたオンチップテストインターフェイスを提供する。 - 特許庁

To obtain a built-in circuit for self-test in which increase of occupancy area in an integrated circuit can be suppressed by sharing a data generator generating a diagonal pattern even when RAMs having different shape are arranged in an integrated circuit.例文帳に追加

集積回路内にシェイプの異なるＲＡＭが配置されている場合においても、ダイアゴナルパターンを生成するデータ生成器を共有できるようにすることによって、集積回路内に占める面積増加を減少させることができる組込み自己試験用回路を得る。 - 特許庁

To provide a semiconductor integrated circuit that carries out a burn-in test without generating latch-ups for an internal circuit comprising a thin-film transistor that is subjected to an internal voltage especially for operating in an integrated circuit having a thick film and the thin-film transistor.例文帳に追加

厚膜および薄膜トランジスタを有する集積回路において、特に内部電圧を受けて動作する、薄膜トランジスタで構成される内部回路についてラッチアップを起こさせることなくバーンイン試験を実行する半導体集積回路を提供する。 - 特許庁

To provide a test circuit and method of a semiconductor integrated circuit capable of testing whether a through via formed in a single chip on a wafer is defective, and whether a through via formed in a semiconductor integrated circuit packaged is defective.例文帳に追加

ウェハ上の単一チップに形成された貫通ビアの不良の可否をテストすることができ、またパッケージングされた半導体集積回路に形成された貫通ビアの不良の可否をテストすることができる半導体集積回路のテスト回路及び方法を提供する。 - 特許庁

The personal identification information including the cellular phone number or the like and the parameters indicating the results of the game or the test are ciphered to generate a personal integrated password, and the cellular phone number and the personal integrated password of the person are transmitted to a center side.例文帳に追加

携帯電話番号等を含む個人識別情報とゲーム或いは試験結果を表すパラメータとを暗号化することによって、個人総合パスワードを生成する一方、本人の前述した携帯電話番号並びに個人総合パスワードをセンター側に送信する。 - 特許庁

In this scan test circuit device, an initialization reset means performs in a scan mode, initialization reset in the integrated circuit constituted of a combination circuit 11 and scan test circuits S1 to Sn+m, and D-FF-1 to D-FF-n+m, based on an initialization reset signal CL synchronized with a scan clock pulse CK for performing operation of a scan test.例文帳に追加

本発明のスキャンテスト回路装置では、初期化リセット手段は、スキャンテストの動作を行うスキャンクロックパルスＣＫと同期する初期化リセット信号ＣＬに基づいて、組み合わせ回路１１と、スキャンテスト回路Ｓ１〜Ｓｎ＋ｍおよびＤ−ＦＦ−１〜Ｄ−ＦＦ−ｎ＋ｍにより構成される集積回路内の初期化リセットをスキャンモードにより行う。 - 特許庁

To provide a photocurable resin composition achieving strength with low integrated light quantity, and preventing discoloring and reduction in strength after a moisture resistance test while suppressing increase in curing shrinkage and an elastic modulus.例文帳に追加

低積算光量で強度発現でき、硬化収縮率や弾性率の上昇を抑えながら、変色、耐湿試験後の強度低下をなくした光硬化型樹脂組成物の提供。 - 特許庁

The integrated circuit memory allows a user to enter a test mode and select a specific location to force a known failure to an arbitrary memory chip to determine whether the failure is fully functional or partially functional.例文帳に追加

テストモードに入り、完全に機能的なものかまたはただの一部機能的なものかどうか、既知のエラーを任意のメモリチップに強制するよう特定の位置を選択することを可能にする。 - 特許庁

To provide a semiconductor integrated circuit, which has a circuit to be tested composed of plural memory cells and a BIST(built-in self test) circuit, wherein the circuit to be tested can be made compact.例文帳に追加

複数のメモリセルからなる被試験回路とＢＩＳＴ回路とを有する半導体集積回路であって、被試験回路を小型化可能な半導体集積回路を提供する。 - 特許庁

In the method, a function-described specification of a semiconductor integrated circuit is logically composed, and a GCB which requires the propagation of a clock in a memory test is then extracted from a net list 1 (S1-1).例文帳に追加

機能記述された半導体集積回路の仕様を論理合成した後、ネットリスト１から、メモリ試験時にクロックを伝播させる必要のあるＧＣＢを抽出する（Ｓ１−１）。 - 特許庁

In the fuel cell integrated with the MEA that is determined as a non-defective article through the ability test under this kind of low humidification condition, power generation capacity can be guaranteed in the low humidificatiion condition.例文帳に追加

こうした低加湿状況での能力検査により良品判定されたＭＥＡを組み込んだ燃料電池では、低加湿状況下において発電能力を担保できる。 - 特許庁

The semiconductor integrated circuit 1 as a processor is provided with a test mode controller 11, an LBIST 12, a fuse information section 13, a comparator circuit 14, and a comparison result output section 15.例文帳に追加

プロセッサとしての半導体集積回路１には、テストモードコントローラ１１、ＬＢＩＳＴ１２、ヒューズ情報部１３、比較回路１４、及び比較結果出力部１５が設けられている。 - 特許庁

To provide a semiconductor integrated circuit capable of testing individually a functional block out of a plurality which are provided, reducing the number of terminals for setting an operation mode to a minimum when a test is performed.例文帳に追加

テスト時の動作モードを設定するための端子数を最小限に抑えたうえで、複数備えられる機能ブロックを個別にテストすることができる半導体集積回路を提供する。 - 特許庁

To provide a semiconductor integrated circuit in which defective write-recovery can be detected, without changing the measurement means, even when a test is performed with a lower frequency than that of a clock signal for synchronization.例文帳に追加

同期用のクロック信号より低周波数でテストを行った場合でも、測定手段を変更することなく、ライトリカバリー不良を検出できる半導体集積回路を提供する。 - 特許庁

To provide a test circuit and method in which an A/D converter mounted on a small-sized integrated circuit, which has neither a D/A converter nor a bulk memory, can be tested with small numbers of pins.例文帳に追加

少ないピン数で、Ｄ／Ａ変換器及び大容量メモリを有しない小型集積回路上に実装されたＡ／Ｄ変換器のテストが可能なテスト回路及び方法を提供する。 - 特許庁

The voltage application part applies the voltage previously determined on a breakdown measurement circuit element 11 provided in the semiconductor integrated circuit and for measuring a test voltage applied to the semiconductor element.例文帳に追加

電圧印加部は、半導体集積回路に設けられた、半導体素子に印加する試験電圧を測定するための耐圧測定回路素子１１に予め定められた電圧を印加する。 - 特許庁

The test voltage device 5A is a device integrated into a withstand voltage tester, for applying a DC voltage between the first external terminal 1a and the second external terminal 1b.例文帳に追加

この試験電圧装置５Ａは当該耐電圧試験器の中に組込まれており、前記第１外部端子１ａと前記第２外部端子１ｂとの間に直流電圧を印加する装置である。 - 特許庁

To improve inspection efficiency and to reduce inspection costs, by efficiently using each inspection unit, in a test system for a semiconductor integrated circuit for measuring one or more objects to be measured.例文帳に追加

単数または複数の被測定対象を測定する半導体集積回路のテストシステムで、各測定ユニットを効率良く使用することで検査効率を向上し、検査コストを抑える。 - 特許庁

To provide constitution of a semiconductor integrated circuit device which can perform efficient detection of a fault by arbitrarily adjusting internal power source voltage in accordance with a purpose of an operation test.例文帳に追加

動作テストの目的に応じて、任意に内部電源電圧を調整することによって、効率的な不良検出が可能な半導体集積回路装置の構成を提供する。 - 特許庁

To provide a voltage controller capable of preventing the concentration of a peak current at the test to exert stresses to brittle cells in manufacturing and peripheral logics of a semiconductor integrated circuit.例文帳に追加

半導体集積回路に関し、製造上の脆弱なセルおよび周辺ロジックにストレスを加えるテストの際に、ピーク電流の集中を防止できる電圧制御装置を提供する。 - 特許庁

To provide an efficient additional circuit etc. capable of preventing malfunctioning resulting in decreased reliability, due to voltage fluctuations when performing an at-speed (hereinafter "AS") test in an integrated circuit.例文帳に追加

集積回路においてアット・スピード・（以後ＡＳ）テストを行う際の電圧変動に伴う誤動作とそれによる信頼性の低下を解決する効率的な付加回路等を提供する - 特許庁

To enable individual departments to share information and also transmit information to one another by performing integrated management of information from a request to a result report on a test etc.例文帳に追加

依頼から試験などの結果報告に至る情報の管理を一貫して行うことで、各部門間での情報の共有化し、かつ各部門間での情報の伝達を迅速に行う。 - 特許庁

To facilitate test of semiconductor integrated circuits incorporating a BIST circuit without caring for the existence of the BIST circuit.例文帳に追加

ＢＩＳＴ回路を内蔵した半導体集積回路を試験する場合に、そのＢＩＳＴ回路の存在を意識することなく半導体集積回路の試験を容易に行うことができるようにする。 - 特許庁