「Integrated Test」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

To provide an improved testing device (ATE) capable of restraining, in particular, the test cost ratio in total cost of an integrated circuit(IC) from increasing.例文帳に追加

特に集積回路（ＩＣ）の全体コストにおける試験コスト比の増大を抑制する改良された試験装置（ＡＴＥ）を提供する。 - 特許庁

A three-dimensional image building circuit 18 builds up the 3-dimensional images of the test piece based on the integrated images obtained by the integration circuit 17.例文帳に追加

３次元像構築回路１８は、積算回路１７で取得された積算像に基づいて試料の３次元像を構築する。 - 特許庁

To provide a semiconductor integrated circuit device, provided with a built-in test circuit, with which a defective memory cell can be replaced by a redundant memory cell.例文帳に追加

不良メモリセルを冗長メモリセルで置換することが可能なビルトインテスト回路を備えた半導体集積回路装置を提供する。 - 特許庁

To provide an integrated circuit test probe constituted of an elongated screw machining contact biased by a coil spring and attached to a through hole of a non-conductive substrate.例文帳に追加

コイルばねによってバイアスされ、不導性基板のスルーホールに取り付けられた伸長ねじ加工接点より構成されるテストプローブ。 - 特許庁

(h) Among test equipment for testing semiconductor devices or integrated circuits or those semi-finished products, those that fall under any of the following 例文帳に追加

チ　試験装置であって、半導体素子若しくは集積回路又はこれらの半製品用のもののうち、次のいずれかに該当するもの - 日本法令外国語訳データベースシステム

To achieve a semiconductor integrated circuit device in which an appropriate burn-in acceleration test can be executed simultaneously for each mounted semiconductor chip.例文帳に追加

搭載された半導体チップごとに適切なバーンイン加速試験を同時に実行できる半導体集積回路装置を実現する。 - 特許庁

To provide a semiconductor integrated circuit suitable for inspection which needs a test clock of high clock frequencies; and an inspection method therefor.例文帳に追加

高いクロック周波数のテストクロックが必要とされる検査に好適な半導体集積回路およびその検査方法を提供する - 特許庁

To test a semiconductor integrated circuit equipped with a transmission circuit and a reception circuit in a system including an influence of a transmission path.例文帳に追加

送信回路と受信回路とを備える半導体集積回路において、伝送路の影響を含む形式で、その試験を可能とする。 - 特許庁

To provide a semiconductor integrated circuit which operates in suitable timing in both a normal mode and a scan test mode.例文帳に追加

通常モードでの動作及びスキャンテストモードでの動作のいずれにおいても適切なタイミングで動作する半導体集積回路を提供する。 - 特許庁

To provide a semiconductor integrated circuit capable of performing easily energization test, even if a plurality of inspection object transistors are present.例文帳に追加

検査対象トランジスタが複数ある場合でも、それらの通電検査を容易に行うことができる半導体集積回路を提供する。 - 特許庁

A semiconductor integrated circuit 100 includes receiving systems 4-12, transmitting systems 13-16, and an RF test signal supply circuit 18.例文帳に追加

半導体集積回路１００は、受信システム４…１２と、送信システム１３…１６と、ＲＦテスト信号供給回路１８とを含む。 - 特許庁

To provide a test method for an integrated circuit device and a critical path capable of measuring easily the maximum operation frequency by a true critical path.例文帳に追加

真のクリティカルパスで最高動作周波数が簡単に測定化可能な集積回路装置、クリティカルパスのテスト方法を目的とする。 - 特許庁

To carry out a burn-in test under the condition near to an actual using condition, in a semiconductor integrated circuit of a D-class amplifier (digital amplifier).例文帳に追加

Ｄ級増幅器（デジタルアンプ）の半導体集積回路において、実際の使用状態に近い状況でバーンイン試験を行なう。 - 特許庁

The semiconductor integrated circuit 1 includes a controlling scanning test component circuit which a test value is scanned therein and outputs the test value to a combination circuit 203 and an observing scanning test component circuit which the test value scanned in the controlling scanning test component circuit is scanned therein in parallel and an output value output by the combination circuit 203 based on a test value from the controlling scanning test component circuit is input thereto to scan out the output value.例文帳に追加

本発明にかかる半導体集積回路１は、テスト値がスキャンインされ、当該テスト値を組み合わせ回路２０３に出力する制御用スキャンテスト構成回路と、制御用スキャンテスト構成回路にスキャンインされるテスト値が並列的にスキャンインされるとともに、組み合わせ回路２０３が制御用スキャンテスト構成回路から出力されたテスト値に基づいて出力する出力値が入力され、当該出力値をスキャンアウトする観測用スキャンテスト構成回路とを備えたものである。 - 特許庁

The burn-in test condition may be monitored to integrally manage data of nondefective-defective semiconductor integrated circuits on the wafer 24 in the burn-in test and those in the probe inspection.例文帳に追加

また、バーンイン試験の状態をモニタすることでバーンイン試験時のウェハ２４上にある各半導体集積回路の良否のデータとプローブ検査時の良否のデータとを統合管理することが可能となる。 - 特許庁

To provide a test method and a test apparatus for testing integrated-circuit technology and, to be more precise, provide a probe card constituted in such a way as to reduce crosstalk between probes of a probe card.例文帳に追加

集積回路技術をテストするためのテスト方法及びテスト装置、さらに詳しくは、プローブカードのプローブ同士の間におけるクロストークを減少させるように構成されたプローブカードを提供すること。 - 特許庁

To execute a wafer-level burn-in test even if a semiconductor integrated circuit has a plurality of built-in analog circuits while reducing the input terminal number necessary for input of test signal without increase in chip size.例文帳に追加

チップサイズを増大させることなく、テスト信号入力に必要な入力端子数を削減しつつ、内蔵したアナログ回路が複数あってもウェーハレベルバーンイン試験を実施できるようにする。 - 特許庁

To provide a semiconductor integrated circuit device capable of performing a connection test of an LSI internal part even when the number of external terminals is larger than the number of pins of a tester for performing a test of an internal logic circuit.例文帳に追加

外部端子数が内部論理回路のテストを行うテスタのピン数より多い場合であってもＬＳＩ内部の接続テストを可能にする半導体集積回路装置を提供する。 - 特許庁

The testing apparatus is equipped with a synchronization control means 2 which synchronizes the output timings of respective test results in matching with the slowest timing, in the test result output timings of the plurality of semiconductor integrated circuits.例文帳に追加

複数の半導体集積回路の各テスト結果の出力タイミングの内の最も遅いタイミングに合わせて、各テスト結果の出力タイミングを同期させる同期化制御手段２を備える。 - 特許庁

To execute simulation by generating an integrated test pattern by merging plural test patterns for verification at the time of simulation.例文帳に追加

複数の検証用テストパタンをシミュレーション時にマージして、一体化したテストパタンを生成し、シミュレーションを実施することのできる回路検証用シミュレーション装置及び回路検証用シミュレーション方法を提供する。 - 特許庁

The semiconductor integrated circuit includes a processor having a scan chain, a processor control unit for causing the processor to execute an application, and a scan test control unit for controlling the scan test of the processor.例文帳に追加

本発明にかかる半導体集積回路は、スキャンチェーンを有するプロセッサと、プロセッサにアプリケーションを実行させるプロセッサ制御部と、プロセッサのスキャンテストを制御するスキャンテスト制御部と、を有する。 - 特許庁

To reduce man-hours concerning a circuit for testing a gate array provided in a one-chip ASIC microcomputer and automatically convert test vectors for the gate array to test vectors for a semiconductor integrated circuit device.例文帳に追加

ゲート・アレイ部を備えたワンチップＡＳＩＣマイコンにおいて、ゲート・アレイ部の試験のための回路についての工数を削減し、ゲート・アレイ部のテストベクタを半導体集積回路装置のテストベクタに自動で変換する。 - 特許庁

The semiconductor integrated circuit 1 is provided with: a plurality of memory modules M1-M4; and a test control circuit L3 for controlling write or read of test data in the plurality of memory modules M1-M4.例文帳に追加

半導体集積回路１は、複数のメモリモジュールＭ１〜Ｍ４と、前記複数のメモリモジュールＭ１〜Ｍ４におけるテストデータの書き込み又は読み出しを制御するテスト制御回路Ｌ３とを備えている。 - 特許庁

To solve such a problem that in a large scale semiconductor integrated circuit, such constitution is well known that the number of test terminals is decreased by inputting an output signal to an exclusive OR circuit to decrease many terminals for test.例文帳に追加

大規模化な半導体集積回路では、多数のテスト用の端子を減らすため、出力信号を排他的論理和回路に入力させることによりテスト端子の数を減らす構成が知られている。 - 特許庁

To provide a semiconductor device in which a scan test circuit, which can perform a scan pass test at a substantially high speed using a low speed tester by suppressing a cost, is integrated.例文帳に追加

コストを抑えながら、低速なテスターを用いて実質的に高速な動作速度においてスキャンパステストを実施することができる、スキャンテスト回路が組み込まれている半導体装置を提供する。 - 特許庁

To facilitate a unit test of a clock generating module such as an SSCG, PLL, or DLL, without expanding memory for storing test patterns and expected-value patterns in a semiconductor integrated circuit.例文帳に追加

テストパターンや期待値パターンを蓄えておくメモリを半導体集積回路に増設することなく、ＳＳＣＧ、ＰＬＬ、又は、ＤＬＬ等のクロック生成モジュールの単体試験を容易に可能とする。 - 特許庁

A test device 1 of a semiconductor integrated circuit comprises the input/output circuit 2, the tested circuit 3 formed of a SRAM, a logic circuit 4, a test circuit 5, a multiplexer MUX1, and a multiplexer MUX2.例文帳に追加

半導体集積回路の試験装置１には、入出力回路２、ＳＲＡＭからなる被試験回路３、論理回路４、試験回路５、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２が設けられている。 - 特許庁

To provide a semiconductor integrated circuit that can create diversified logic states without generating test obstruction factors and can easily execute an IDDQ test having a high diagnosis rate.例文帳に追加

試験阻害要因を発生させずに様々な論理状態を作り出すことが出来て、診断率の高いＩＤＤＱ試験を容易に実施することのできる半導体集積回路を提供することにある。 - 特許庁

To provide a semiconductor integrated circuit test design support device capable of creating a test pattern preventing malfunction of a chip even when simultaneously operating functional blocks on the chip in a range wider than actual operation.例文帳に追加

チップ上の機能ブロックを実動作よりも、広範囲かつ同時に動作させても、チップを誤動作させないテストパターンを作成できる半導体集積回路テスト設計支援装置を提供する。 - 特許庁

To provide an integrated circuit with built-in ROM having an error correction function capable of reducing test time and further improving manufacture yields and reliability, and to provide a test method therefor.例文帳に追加

テスト時間の短縮が図れ、さらには、製造歩留りおよび信頼性を向上させることのできる誤り訂正機能付きＲＯＭ内蔵集積回路およびそのテスト方法を提供する。 - 特許庁

To provide a testing method capable of checking the characteristic of a DLL circuit resulting from an internal operation of an integrated circuit device having a built-in DLL circuit, and to provide an integrated circuit device allowing the test.例文帳に追加

ＤＬＬ回路を内蔵する集積回路装置の内部動作に起因するＤＬＬ回路の特性をチェックできる試験方法及びかかる試験ができる集積回路装置を提供する。 - 特許庁

To provide a data processing system on an integrated circuit with a micro processor 1 and peripheral devices as well as an emulation unit capable of debugging and emulating the integrated circuit when an external test system is connected.例文帳に追加

外部テストシステムへの接続時に集積回路のデバッグとエミュレーションが行えるエミュレーションユニットと共に、マイクロプロセッサ１および周辺装置を備えた集積回路上のデータ処理システムを提供する。 - 特許庁

When the state is not abnormal, the test stage is driven, and the integrated circuit is measured, and integrated circuits having normal and abnormal measurement results are classified and collected, and the measurement is finished.例文帳に追加

異常でない場合には、テストステージを駆動して集積回路に対して測定を行うとともに、測定結果の正常および異常の集積回路を分類して収集し、この測定を終了する。 - 特許庁

To provide a high-frequency integrated circuit test apparatus capable of conducting tests such as measuring filter characteristics and interference characteristics of a high frequency integrated circuit, based on the level of an IF signal in its actual working condition.例文帳に追加

高周波集積回路のフィルタ特性、妨害特性の測定において、実使用状態でのＩＦ信号のレベルに基づいたテストができる高周波集積回路テスト装置が求められる。 - 特許庁

To provide a scan path design method for detecting the failure of the whole semiconductor integrated circuit in a short period of time with less test patterns, in a semiconductor integrated circuit provided with a plurality of functional macros.例文帳に追加

複数の機能マクロを装備する半導体集積回路において、より少ないテストパターンで短時間に半導体集積回路全体の故障検出が可能なスキャンパスの設計方法を得ること。 - 特許庁

To apply appropriate stress to a whole semiconductor integrated circuit including a memory circuit also at a test of reliability such as burn-in in a semiconductor integrated circuit incorporating a memory circuit.例文帳に追加

メモリ回路を内蔵する半導体集積回路において、バーンイン等の信頼性テスト時にメモリ回路まで含めた半導体集積回路全体に適切なストレス印加を行うことが困難である。 - 特許庁

The test method comprises a step of varying a threshold voltage which is used for judging a logic level of a signal in a cell in a semiconductor integrated circuit, only when testing the semiconductor integrated circuit.例文帳に追加

半導体集積回路内のセルにおいて信号の論理レベルを判定するのに用いる閾値電圧を、半導体集積回路の試験時にのみ変化させるステップを含むように構成する。 - 特許庁

To provide a semiconductor integrated circuit device incorporating memory BIST being programmable without newly incorporating a memory for BIST instruction and a self-test method for a semiconductor integrated circuit device.例文帳に追加

ＢＩＳＴ命令用メモリを新たに組み込むことなく、プログラマブルなメモリＢＩＳＴを内蔵する半導体集積回路装置、及び半導体集積回路装置の自己テスト方法を提供する。 - 特許庁

To provide a clock generation circuit, a semiconductor integrated circuit, and a test device therefor which can prevent a decrease in detection rate and an increase in circuit size, reduce the effect of a multi-cycle path, correctly identify problem parts, and test at a higher frequency even if provided with test objects with different frequencies in a non-scanned cell test.例文帳に追加

非スキャンセルの試験において、検出率低下、回路規模の増大を防止でき、マルチサイクルパスの影響を低減でき、不具合箇所を的確に特定でき、異周波数の試験対象があっても高速側の周波数で試験をすることが可能な、クロック生成回路、半導体集積回路およびその試験装置を提供する。 - 特許庁

To provide a semiconductor integrated circuit device for driving a magnetic recording and reproducing device and a magnetic recording and reproducing device, where the circuit device can be put into a test mode by inputting a test signal for putting each function of the semiconductor integrated circuit device into the test mode to a terminal to be used at ordinary operation.例文帳に追加

半導体集積回路装置の各機能のテストモードにするためのテスト信号を通常動作時に使用される端子に入力することによって、半導体集積回路装置をテストモードにすることのできる磁気記録再生装置ドライブ用半導体集積回路装置及び磁気記録再生装置を提供することを目的とする。 - 特許庁

The method and apparatus are for testing wirings in a circuit base mounted with an integrated circuit, and has a circuit having the function of executing embedded-type time domain reflectivity test is incorporated therein, by sending out a test transition signal generated by the integrated circuit (IC) mounted thereon to the wiring 102 and capturing the reflection 502 of the test transition signal.例文帳に追加

集積回路を搭載した回路基盤の配線を試験する方法及び装置であって、搭載された集積回路より発生される試験遷移信号を配線１０２に送出し、その試験遷移信号の反射５０２をキャプチャすることにより、時間領域反射率試験を実施する機能を有する回路が組み込まれたＩＣを含む方法及び装置。 - 特許庁

The failure inspection apparatus comprises a transmission part for sending the test patterns to the integrated circuit with a specified clock frequency, a voltage application part having a gain variable amplifier and applying inspection voltage to the integrated circuit, a control part for controlling the gain of the gain variable amplifier, and a receiving part for accepting the result processed by the integrated circuit according to the test patterns.例文帳に追加

故障検査装置は、一定のクロック周波数でテストパターンを集積回路に送る送信部と、利得可変増幅器を有し、集積回路に検査電圧を印加する電圧印加部と、利得可変増幅器の利得を制御する制御部と、テストパターンに基づいて集積回路で処理された結果を受け取る受信部とを備える。 - 特許庁

According to the three-core integrated connection box 1, a three-core integrated isolation case 6 is connected in a sealed state to the three-core integrated insulative connection unit 11 and an insulating oil 61 is injected into the three-core integrated isolation case 6 so that DC withstand voltage test is carried out on the CV cable 3.例文帳に追加

この３心一括型接続箱１は、３心一括遮蔽ケース６が３心一括絶縁接続ユニット１１に密封状態に接続され、３心一括遮蔽ケース６の内部に絶縁油６１が注入されることによって、ＣＶケーブル３に対してＤＣ耐電圧試験を行うことができる。 - 特許庁

The configuration of a simple voltage detector and an ordinary latch allows easy entry into the test and trimming mode when the integrated circuit is not in the intended application, but prohibits entry into the test and trimming mode when the integrated circuit operates in the intended application.例文帳に追加

簡単な電圧検出器と通常のラッチの構成により、集積回路が意図された用途にないときには試験とトリミング・モードに容易に入ることができるが、集積回路が意図された用途で動作しているときには試験とトリミング・モードに入ることが禁止される。 - 特許庁

The common control part 28 is connected with an integrated test jig 10 by serial communications, and a test of the PDS control part is performed via the common control part 28 and the conversion circuit 24, while a test of the Ethernet interface section is performed via the common control part 28.例文帳に追加

共通制御部２８と統合検査治具１０とをシリアル通信で接続し、共通制御部２８及び変換回路部２４を介してＰＤＳ制御部の検査を行なうとともに、共通制御部２８を介してイーサインタフェース部の検査を行なう。 - 特許庁