「Integrated Test」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

The control circuits (CPU) simultaneously test the plurality of semiconductor integrated circuit devices by independently controlling them.例文帳に追加

制御回路(CPU)は、複数の半導体集積回路装置の検査を独立に制御して同時に検査する。 - 特許庁

To provide an integrated circuit mounting board for integrated circuit life test capable of withstanding high temperatures and preventing it from being damaged due to brittleness.例文帳に追加

高温度に耐えられ、かつ、脆くて破損することがない、集積回路寿命試験用の集積回路搭載用ボードを提供することを課題とする。 - 特許庁

To reduce labor and time used in a test for soundness confirmation or the like of a highly integrated logic integrated circuit used in a safety protection system of a plant.例文帳に追加

プラントの安全保護系システムに用いられる高集積な論理集積回路の健全性確認などの試験に費やす手間と時間を短縮させる。 - 特許庁

To provide a small-scaled semiconductor integrated circuit device, provided with a test circuit detecting potential change due to noise or the like issued from an integrated circuit.例文帳に追加

小規模であり、集積回路からのノイズ等による電位変化を検出するテスト回路を備えた半導体集積回路装置を提供する。 - 特許庁

To provide a semiconductor integrated circuit having good quality, a manufacturing method by which such a semiconductor integrated circuit can be manufactured, and a test method.例文帳に追加

品質のよい半導体集積回路、およびこのような半導体集積回路を製造できる製造方法、および試験方法を提供する。 - 特許庁

To prevent deformation of tips for nearly spherical terminals of integrated circuits at the time of an electrical test and to prevent problems such as contact defects from arising at mounting of integrated circuits.例文帳に追加

ＩＣの略球形の端子先端が電気的テスト時に変形するのを防止し、ＩＣ実装時に接触不良等の不具合が生じるのを防止する。 - 特許庁

A control circuit (CPU) is disposed independently, corresponding to each semiconductor integrated circuit device, in order to simultaneously test the plurality of semiconductor integrated circuit devices.例文帳に追加

制御回路(CPU)は、複数の半導体集積回路装置を同時に検査するため、夫々の半導体集積回路装置に対応して独立に設けられている。 - 特許庁

In a scan path test, the semiconductor integrated circuit device is provided with the number of the terminals of a test clock SCLK which is fewer than the number of domains of user clocks (UCLK1 to UCLK3) and comprises a test clock control circuit (TCLKCTL) for controlling whether a pulse of the test clock SCLK is allowed to propagate through a test clock line or to be cut off.例文帳に追加

スキャンパステストの際、ユーザクロック（ＵＣＬＫ１〜ＵＣＬＫ３）ドメイン数よりも少ない数のテストクロックＳＣＬＫの端子を確保し、テストクロックライン上にテストクロックＳＣＬＫのパルスを伝播するか遮断するかを制御するテストクロック制御回路（ＴＣＬＫＣＴＬ）を備えている。 - 特許庁

To obtain a method of storing a test result, a method of displaying a test result, and a test result display device, capable of facilitating verifying whether reliability of a designed semiconductor integrated circuit with time can be guaranteed.例文帳に追加

設計した半導体集積回路の経時的な信頼性を保証できるか否かを容易に検証できる試験結果記憶方法、試験結果表示方法、及び試験結果表示装置を得る。 - 特許庁

To provide a method for test program generation, an apparatus thereof and a test apparatus for semiconductor integrated circuit, equipped with the apparatus capable of efficiently generating a test program, without requiring complex operations.例文帳に追加

煩雑な作業を必要とせず効率的に試験プログラムを生成することができる試験プログラム生成方法及び装置並びに当該装置を備える半導体集積回路試験装置を提供する。 - 特許庁

To reduce the number of terminals for a burn-in test signal by dispensing with input of the burn-in test signal from each external terminal in each scan chain in a burn-in test of a semiconductor integrated circuit.例文帳に追加

半導体集積回路のバーンイン試験において、スキャンチェーン毎にそれぞれの外部端子からバーンイン試験用信号を入力することを不要にしてバーンイン試験用信号のための端子数を減らす。 - 特許庁

To provide an integrated circuit apparatus which has a ferroelectric memory and of which the test time can be shortened, and a test method therefore in a test in which stress voltage is applied to a ferroelectric capacitor.例文帳に追加

強誘電体キャパシタにストレス電圧を与える試験において、試験時間を短縮することができる強誘電体メモリを有する集積回路装置及びその試験方法を提供する。 - 特許庁

To provide an operation test support device for efficient and stable debugging in an operation test of a device to be tested performed by a semiconductor integrated circuit tester on the basis of a test program.例文帳に追加

テストプログラムに基づいて半導体集積回路試験装置が行う被測定デバイスの動作試験において、効率良く、安定したデバッグを行うための動作試験支援装置を提供する。 - 特許庁

To solve a problem that the output timing of effective output data is not constant for every test in a test employing automatic test equipment (ATE) for a data output circuit in an LSI (large scale integrated circuit) comprising a PLL (phase locked loop) circuit or the like.例文帳に追加

ＰＬＬ回路等を含むＬＳＩ中のデータ出力回路に対する自動テスト装置（ＡＴＥ）を用いたテストでは、有効な出力データの出力タイミングがテスト毎に一定でない。 - 特許庁

To perform a logic test without providing an external clock terminal exclusive for test in a test mode of a semiconductor integrated device operating in an internal oscillation circuit.例文帳に追加

内部発振回路で動作する半導体集積装置のテストモードにおいて、テスト専用の外部クロック端子を設けることなく、ロジックテストを行うことができる半導体集積装置を提供する。 - 特許庁

To shorten test time by comparing and judging operation results of a plurality of CPUs with an expectation value inside a semiconductor integrated circuit at the time of conducting a test on the semiconductor integrated circuit incorporating the plurality of the CPUs.例文帳に追加

複数のＣＰＵを内蔵する半導体集積回路をテストする際に、半導体集積回路の内部において複数のＣＰＵの演算結果を期待値と比較判定することにより、テスト時間を短縮する。 - 特許庁

To provide a contactor for eliminating a cleaning process implemented each time a final test is repeated several times, and improving the productivity of the semiconductor integrated circuit, and a test method and a tester of the semiconductor integrated circuit.例文帳に追加

最終試験を所定回数繰り返す毎に行うクリーニング工程を不要とし、半導体集積回路の生産性を向上できるコンタクタ、半導体集積回路の試験方法及び試験装置を提供する。 - 特許庁

To reduce the number of test patterns without increasing the area of a semiconductor integrated circuit, and without lowering a failure detection rate, in an actual-speed scan test of the semiconductor integrated circuit operated in a plurality of clocks.例文帳に追加

複数のクロックで動作する半導体集積回路の実速度スキャンテストにおいて、半導体集積回路の面積を増加させることなく、かつ故障検出率を低下させることなく、テストパタン数を削減する。 - 特許庁

To provide an apparatus for testing semiconductor integrated circuits, capable of simultaneously testing a plurality of semiconductor integrated circuits in parallel, whose outputs in test results become a synchronized with each other, even if identical test patterns are simultaneously input in it.例文帳に追加

同じテストパタ−ンを同時に入力してもテスト結果の出力が相互に非同期となる複数の半導体集積回路を同時に並列的にテスト可能な半導体集積回路のテスト装置を提供する。 - 特許庁

To provide an electronic circuit provided with a circuit for a scanning test capable of reducing an electric power consumption in a usual operation mode other than a scanning test mode, an integrated circuit, and a method of reducing the electric power consumption used for the integrated circuit.例文帳に追加

スキャンテストモード時以外の通常動作モード時の消費電力が低減されるスキャンテスト用回路を備える電子回路、集積回路及び該集積回路に用いられる消費電力低減方法を提供する。 - 特許庁

To provide an integrated circuit for eliminating, in higher probability, an integrated circuit that is doubtful to generate an initial failure in the same step as for an ordinary wafer test and for improving quality of the integrated circuit without rise in cost of the integrated circuit.例文帳に追加

通常のウエハテストと同じ工程にて初期不良発生の疑いのある集積回路を高い確率にて除去でき、集積回路のコスト上昇なしに集積回路の品質を向上することのできる数積回路を提供する。 - 特許庁

To provide an inspection method of an integrated circuit capable of surely testing a logic circuit in a short test time with a simple structure by applying it particularly to an integrated circuit of a large-scale logic circuit, in relation to a scan path circuit, an integrated circuit and an inspection method of an integrated circuit.例文帳に追加

本発明は、スキャンパス回路、集積回路及び集積回路の検査方法に関し、特に大規模論理回路の集積回路に適用して、簡易な構成により短いテスト時間で論理回路を確実にテストすることができるようにする。 - 特許庁

To provide a method and an apparatus in which the timing accuracy of a testing device is calibrated during the test of an integrated circuit.例文帳に追加

集積回路の試験中に試験装置タイミング精度を較正する方法および装置を提供する。 - 特許庁

Clocks of the SDRAM and the ASIC are integrated to one by enabling a test by a common internal clock.例文帳に追加

共通の内部クロックによるテストを可能にすることによって、ＳＤＲＡＭとＡＳＩＣのクロックを１つに統合する。 - 特許庁

To provide a semiconductor integrated circuit capable of reducing the malfunctions of a test-mode determination signal to a very low level.例文帳に追加

テストモード決定信号の誤動作を極めて少なくすることができる半導体集積回路を提供する。 - 特許庁

To conduct a delay test of a path as a probable critical path in a manufactured integrated circuit.例文帳に追加

製造された集積回路に対し、クリティカルパスとなる確率が高いパスのディレイテストをすることができるようにする。 - 特許庁

To provide a debug support system for a semiconductor integrated circuit test program with a parameter change point as a break point.例文帳に追加

パラメータの変更点をブレークポイントとする半導体集積回路試験プログラムのデバッグ支援装置を提供する。 - 特許庁

To provide a semiconductor integrated circuit and a scanning test method for improving a failure detection rate.例文帳に追加

故障検出率を向上することができる半導体集積回路及びスキャンテスト方法を提供すること - 特許庁

To perform a high-speed, high-quality test by reducing inspection time for semiconductor integrated circuits under inspection (DUT).例文帳に追加

被検査半導体集積回路（ＤＵＴ）の検査時間を短縮して高速で高品質な検査を行う。 - 特許庁

A test card and wafer tray set and integrated on a port 11 are sent to an assembling/disassembling apparatus 12.例文帳に追加

ポート１１上にセットされた一体化されたテストカードとウェハトレイとは、組立・解体装置１２に送られる。 - 特許庁

To achieve tests with few terminals on LSI chips, concerning an external terminal test of a semiconductor integrated circuit.例文帳に追加

半導体集積回路の外部端子の試験において、より少ない端子で、ＬＳＩチップのテストを実現させる。 - 特許庁

To execute a memory test of a semiconductor integrated circuit having multiple memory macros, with high accuracy within a short period of time.例文帳に追加

複数のメモリマクロを備える半導体集積回路のメモリテストを短時間かつ適切に実行すること。 - 特許庁

To provide a semiconductor integrated circuit, enabling a high-speed test without increasing a circuit scale.例文帳に追加

回路規模を増大させることなく、高速テストを実施することが可能な半導体集積回路を提供する。 - 特許庁

The inspecting device 1 selects test and drive pins 17 and 16 from the pins for signals of the integrated circuit 2.例文帳に追加

検査装置1は、集積回路２の信号用ピンの中からテストピン１７及びドライブピン１６を選択する。 - 特許庁

AUDIO PLAYBACK DEVICE TEST SYSTEM, INTEGRATED CIRCUIT DEVICE, AUDIO PLAYBACK EVALUATION SYSTEM, AND TESTING METHOD FOR AUDIO PLAYBACK DEVICE例文帳に追加

音声再生装置テストシステム、集積回路装置、音声再生評価システム、音声再生装置のテスト方法 - 特許庁

To reduce man-hours and errors in test pattern creation for a semiconductor integrated circuit.例文帳に追加

半導体集積回路の試験パターン生成の工数を短縮し、かつ誤りを低減することを課題とする。 - 特許庁

To easily diagnose a failure of a semiconductor integrated circuit with a built-in self-test circuit for a memory.例文帳に追加

メモリの自己テスト回路が組み込まれた半導体集積回路の故障診断を容易に実行できるようにする。 - 特許庁

DEVICE FOR TESTING SEMICONDUCTOR INTEGRATED CIRCUIT AND ITS METHOD AND METHOD FOR ADJUSTING TIMING AND METHOD FOR ADJUSTING TEST VECTOR ADDRESS例文帳に追加

半導体集積回路の試験装置とその試験方法、タイミング調整方法、テストベクタアドレス調整方法 - 特許庁

THERAPY SYSTEM WITH LOW-FREQUENCY CURRENT GENERATOR WHICH IS INTEGRATED WITH THERAPY SYSTEM WITH RAW BLOOD TEST DEVICE USING MICROSCOPE例文帳に追加

顕微鏡による生血液検査装置治療システムと一体化の低周波電流発生装置治療システム - 特許庁

To provide a test method of an integrated circuit device for improving SPQL, reliability performance, and yield performance.例文帳に追加

ＳＰＱＬ、信頼性性能、歩留まり性能を向上させる集積回路デバイスの試験技法を提供する。 - 特許庁

To provide a device holding a semiconductor chip in a probing condition integrally with a probe card for performing a defect analysis and a burn-in test on a semiconductor integrated circuit in a bear chip condition.例文帳に追加

ベアチップ状態で、半導体集積回路の不良解析やバーンイン試験を可能にする。 - 特許庁

To provide a circuit device which can test many integrated circuits concurrently, and at the same time has a low-cost structure.例文帳に追加

多数の集積回路が同時に試験できると同時に低コスト構造の回路装置の提供を可能にする。 - 特許庁

By using a good product for the semiconductor integrated circuit, whether there is a bug in the test program or not can be determined.例文帳に追加

半導体集積回路に良品を使用することにより、テストプログラム中のバグの存否が判明する。 - 特許庁

To provide an apparatus for manufacturing an integrated medical devices having a lancet and a test strip easily at low cost.例文帳に追加

ランセット及び検査ストリップを有する一体形医用器具の安上がり且つ簡単な製造装置を提供する。 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE, METHOD OF FORMING AUXILIARY CIRCUIT FOR TESTING THE SAME, AND TEST VECTOR CONVERTING METHOD THEREOF例文帳に追加

半導体集積回路装置およびその試験用補助回路の生成方法およびそのテストベクタ変換方法 - 特許庁