「Integrated Test」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

To set an optional value in a boundary scan register to facilitate a test, without operating an internal logic, in a semiconductor integrated circuit device.例文帳に追加

内部ロジックを動作させることなく、任意の値をバウンダリスキャンレジスタに設定可能とすることにより、テストを容易にする。 - 特許庁

To provide an integrated circuit(IC) incorporating a functional test circuit capable of testing a complicated logical process with a small circuit scale.例文帳に追加

小さな回路規模で複雑な論理処理を試験できる機能試験用の回路を内蔵したＩＣを提供する。 - 特許庁

To provide a semiconductor integrated circuit capable of switching combinations of degenerate data for a degeneration test.例文帳に追加

縮退テスト時の縮退データの組み合わせを切り換えることのできる半導体集積回路を得ることを目的とする。 - 特許庁

To provide a contact assembly for electrically connecting an integrated circuit device lead with a corresponding load board pad of a test apparatus.例文帳に追加

集積回路素子のリードを検査装置の対応するロードボードパッドと電気的に接続するコンタクトアセンブリを提供する。 - 特許庁

To avoid a malfunction caused by an IR drop when scan-testing a semiconductor integrated circuit, and to provide an efficient scan test.例文帳に追加

半導体集積回路をスキャンテスト時のＩＲドロップによる誤動作を回避し、効率の良いスキャンテストを実現する。 - 特許庁

To provide an integrated circuit having scan test circuitry, which reduces power consumption and area requirement.例文帳に追加

電力消費および面積要件の低減がもたらされる、スキャンテスト回路を有する集積回路を提供すること。 - 特許庁

To provide a method and apparatus for performing a built-in self-test ('BIST') on an integrated circuit device.例文帳に追加

集積回路デバイス上で組込み形自己試験（「ＢＩＳＴ」）を実行するための方法および装置を提供すること。 - 特許庁

To provide a semiconductor integrated circuit device equipped with a test circuit of high performance while suppressing the increase of an occupied area.例文帳に追加

占有面積の増大を抑制しつつ、高性能のテスト回路を備えた半導体集積回路装置を提供する。 - 特許庁

To facilitate a test at a real operation frequency of an integrated circuit having two or more functional blocks which operate in asynchronization with one another.例文帳に追加

互いに非同期に動作する機能ブロックを複数有する集積回路の実動作周波数でのテストを容易化する。 - 特許庁

To provide a semiconductor integrated circuit device or the like performing a delay fault test of a logic existing between two kinds of clock domains having each different operation frequency.例文帳に追加

動作周波数が異なる２種類のクロックドメイン間に存在するロジックの遅延故障テストを可能にする。 - 特許庁

To shorten the time for a scan test when performing a scan design in a semiconductor integrated circuit having a hard macro.例文帳に追加

ハードマクロを有する半導体集積回路において、スキャン設計を行う場合、スキャンテストの時間短縮を図る。 - 特許庁

To provide a semiconductor integrated circuit device, of which the adjustment of input/output timing on various test patterns is possible.例文帳に追加

様々なテストパターンでの入出力タイミング調整が可能な半導体集積回路装置を提供することにある。 - 特許庁

To provide a test system and heater structure capable of testing respective integrated circuits at respective different temperatures.例文帳に追加

それぞれの集積回路をそれぞれ異なるテスト温度によって、テスト可能に処置するテストシステムとヒータ構造を提供する。 - 特許庁

To provide a network testing device capable of performing an integrated network test to a mobile communication network.例文帳に追加

移動体通信ネットワークに対して統括的なネットワーク試験を実施することができるネットワーク試験装置を提供する。 - 特許庁

A test circuit 1 of a semiconductor integrated circuit includes a through via 100, a voltage drive unit 200 and a determination unit 300.例文帳に追加

半導体集積回路のテスト回路１は貫通ビア１００、電圧駆動部２００及び判定部３００を含む。 - 特許庁

The semiconductor integrated circuit device 1 is simulated by a computer by using a test bench TB as the testing program.例文帳に追加

半導体集積回路装置１は、テスト用プログラムであるテストベンチＴＢを用いてコンピュータによるシミュレーションが行われる。 - 特許庁

In the 2nd terminal device 2, a 2nd test program 2 is installed and exclusive hardware, firmware and software are integrated.例文帳に追加

第２の端末装置２には、第２のテストプログラム２がインストールされ、専用のハードウエア，ファームウエア，ソフトウエアが組み込まれる。 - 特許庁

To reduce a circuit size and a manufacturing cost, while enabling an integrated circuit to be tested by using a large volume of test pattern data.例文帳に追加

大きな容量のテストパターンデータによる集積回路を検査可能にしつつ、回路規模や製造コストを低減する。 - 特許庁

All test patterns are sequentially inputted in the logic integrated circuit 3 which is the test target from application software of a test pattern input/output controller 4 composed of a PC, its output is read by the test pattern input/output controller 4, and an output pattern 6 is created.例文帳に追加

ＰＣで構成されたテストパターン入出力制御装置４上のアプリケーションソフトから試験対象となる論理集積回路３に全てのテストパターンを順次入力し、その出力をテストパターン入出力制御装置４に読み出しアウトプットパターン６を作成する。 - 特許庁

To enable sure application of test signals from desired signal levels, even when applying test signals with low amplitude to an object to be tested, by especially applying a test device of integrated circuits formed on a semiconductor wafer, with respect to the test device.例文帳に追加

本発明は、試験装置に関し、特に半導体ウエハ上に形成された集積回路の試験装置に適用して、小さな振幅により試験信号を試験対象に印加する場合でも、確実に所望する信号レベルにより試験信号を印加することができるようにする。 - 特許庁

To shift to a test mode without providing a terminal for the exclusive use of a test and to prevent shifting erroneously to a test mode at the time of normal operation in a semiconductor memory provided with a test function and a circuit substrate mounting a semiconductor integrated circuit.例文帳に追加

本発明は、試験機能を備えた半導体記憶装置およびこの半導体集積回路を搭載した回路基板に関し、試験専用の端子を設けることなく試験モードに移行し、かつ通常動作時に誤って試験モードに移行することを防止することを目的とする。 - 特許庁

When starting measurement, the computer body drives a loading/unloading device, arranges an integrated circuit waiting to be measured on a test module, and polls whether the state of a test stage connected to the test module is abnormal or not.例文帳に追加

測定始動の際に、コンピュータ本体は積み下ろし装置を駆動して、測定待ちの集積回路をテストモジュールの上に配置するとともに、テストモジュールと接続しているテストステージの状態が異常であるか否かをポーリングする。 - 特許庁

To provide a semiconductor integrated circuit device with test point inserted thereto capable of improving the test easiness to the full and minimizing the deterioration of performance by insertion of a test point and an additional overhead such as increase in required area or the like.例文帳に追加

テスト容易度を最大限に改善し、かつテストポイントの挿入による性能の低下及び所要面積の増加等の付加的なオーバヘッドを最小化できるテストポイントを挿入した半導体集積回路装置を提供する。 - 特許庁

This test pattern generator 10 for generating a test pattern for scan-testing the semiconductor integrated circuit is provided with a risky portion extracting part 110, and an ATPG 150 of a pattern generation executing part for executing the generation of the test pattern.例文帳に追加

半導体集積回路をスキャンテストするためのテストパターンを生成するテストパターン生成装置１００は、危険箇所抽出部１１０と、テストパターンの生成を実行するパターン生成実行部であるＡＴＰＧ１５０を備える。 - 特許庁

To accurately measure pause times by simultaneously finishing a test sequence in a plurality of memories through a small scale circuit addition, in a memory pause test method and test circuit for a semiconductor integrated circuit.例文帳に追加

半導体集積回路のメモリポーズテスト方法およびテスト回路において、小規模な回路の増加で、複数のメモリのテストシーケンスを同時に完了させることが可能となり、正確にポーズタイム測定が可能となることを目的とする。 - 特許庁

To provide a test circuit for a semiconductor integrated circuit having an efficient test mode without requiring much cost, capable of easily observing a signal of a signal wire inside the semiconductor integrated circuit by controlling generation of a connection control signal from the outside.例文帳に追加

コストがかからず効率のよいテストモードをもち、外部から接続制御信号の発生を制御して半導体集積回路内部の信号線の信号を容易に観測することができる半導体集積回路のテスト回路を提供する。 - 特許庁

To execute an improved test with higher precision at higher speed, concerning a testing device of a semiconductor integrated circuit including an A/D conversion circuit or a D/A conversion circuit and a test method of the semiconductor integrated circuit using the device.例文帳に追加

Ａ／Ｄ変換回路またはＤ／Ａ変換回路を含んだ半導体集積回路の試験装置およびこれを用いた半導体集積回路の試験方法において、試験を、より高精度、より高速度で実行できるよう、改良する。 - 特許庁

To provide a semiconductor integrated circuit device and a test method therefor in which a high speed operation test can be performed with a simple constitution and high reliability, and a manufacturing method for the semiconductor integrated circuit device in which an improved selection yield is realized with a simple constitution.例文帳に追加

簡単な構成により高い信頼性での高速動作試験を可能にした半導体集積回路装置、テスト方法と簡単な構成により選別歩留りの向上を実現した半導体集積回路装置の製造方法を提供する。 - 特許庁

To provide a semiconductor integrated circuit device, capable of shortening a test time by lessening irregularity of a delay time between outside output terminals in the semiconductor integrated circuit device composed of a plurality of shift registers during scan test mode.例文帳に追加

スキャンテストモード時に複数のシフトレジスタが構成される半導体集積回路装置において、各外部出力端子間の遅延時間のばらつきを少なくでき、テスト時間の短縮が可能となる半導体集積回路装置を提供する。 - 特許庁

To provide a semiconductor integrated circuit, a semiconductor integrated circuit design method and a semiconductor integrated circuit design program capable of reducing the number of test patterns with respect to a semiconductor integrated circuit including an internal clock domain having data path dependency operated in the same frequency.例文帳に追加

同一の周波数で動作するデータパス依存関係を有する内部クロックドメインを含む半導体集積回路に対して、テストパターン数を削減することができる半導体集積回路、半導体集積回路設計方法及び半導体集積回路設計プログラムを提供すること - 特許庁

This inspection method for the semiconductor integrated circuit includes a burn-in pattern generating process for generating a burn-in test pattern for performing a burn-in test for the integrated circuit, and the generating process is characterized by including an equalization process for generating an equalization burn-in test pattern equalizing the number of times of toggling on each element level of the semiconductor integrated circuit.例文帳に追加

本発明による半導体集積回路の検査方法は、前記半導体集積回路のバーインテストを行うためのバーンインテストパターンを生成するバーンインパターン生成工程を含み、該バーンインパターン生成工程は、前記半導体集積回路の各素子レベルでのトグル回数を平準化する平準化バーンインテストパターンを生成する平準化工程を含むことを特徴とする。 - 特許庁

Multiple integrated circuit chip structure comprises an inter-chip interface circuit 360 configured to selectively connect an internal circuit of an integrated circuit so as to test an interface circuit 385, having an ESD protection circuit 387 and an input/output circuit 389, for communicating with an external test system during a test and a burn-in procedure.例文帳に追加

多重集積回路チップ構造は、テストおよびバーン・イン手順中に外部テスト・システムと通信するためのＥＳＤ保護回路３８７および入出力回路３８９を有するインターフェース回路３８５をテストするため集積回路の内部回路を選択的に接続するチップ間インターフェース回路３６０を有する。 - 特許庁

The multiple integrated circuit chip structure includes an ESD protection circuit 387 for communicating with an external test system during a test and a burn-in procedure, and an inter-chip interface circuit 360 configured to selectively connect an internal circuit of an integrated circuit so as to test an interface circuit 385 having an input/output circuit 389.例文帳に追加

多重集積回路チップ構造は、テストおよびバーン・イン手順中に外部テスト・システムと通信するためのＥＳＤ保護回路３８７および入出力回路３８９を有するインターフェース回路３８５をテストするため集積回路の内部回路を選択的に接続するチップ間インターフェース回路３６０を有する。 - 特許庁

To precisely test a semiconductor integrated circuit device under test, even in the case that the semiconductor integrated circuit device under test which has a power supply pad, a GND pad and an output pad, has a function of outputting a prescribed constant voltage from the output pad, but has no circuit for transmitting any internal voltage correctly.例文帳に追加

電源パッド、ＧＮＤパッド及び出力パッドを備え、出力パッドから所定の定電圧を出力する機能を備えた半導体集積回路装置に対して、半導体集積回路装置が内部電圧を正確に伝える回路を備えていなくても、被試験半導体集積回路装置を高精度に試験する。 - 特許庁

A tri-state input/output buffer having small drive capacity and a test control circuit for controlling the entire test are provided in parallel at an input/output terminal under normal use of an integrated circuit.例文帳に追加

集積回路の通常使用されている入出力端子に、並列にドライブ能力の小さいトライステート入出力バッファーを設け、テスト全体を制御するテスト制御回路を設ける。 - 特許庁

To provide a semiconductor integrated circuit capable of detecting generation of a glitch noise, using a scanning test circuit, irrespective of a timing window of a flip-flop in the scanning test circuit, and a testing method therefor.例文帳に追加

スキャン試験回路のフリップフロップのタイミングウインドウに関係なく、スキャン試験回路を用いてグリッチノイズの発生を検出する半導体集積回路及びその試験方法を提供する。 - 特許庁

To provide a test circuit of a semiconductor integrated circuit and a test method which can collectively measure the resistances of transistors of a plurality of output buffers connected to the same power source.例文帳に追加

同一電源に接続された複数の出力バッファのトランジスタの抵抗値を一括して測定することができる半導体集積回路のテスト回路及びテスト方法を提供すること。 - 特許庁

An exemplary embodiment of the disclosed technology can be used, e.g. to test one or multiple memories located on an integrated circuit during the manufacturing test.例文帳に追加

開示された技術の例示的実施形態は、例えば、製造時テストにおいて、集積回路上に配置された１つ又は複数のメモリをテストするために用いられることが可能である。 - 特許庁

To provide a method and a device for inspecting semiconductor integrated circuit achieving a significant reduction of the test time and a highly precise test regardless of the measuring accuracy of a judging module.例文帳に追加

判定モジュールの測定精度に関わらず、テスト時間の大幅な削減と高精度な試験を実現する半導体集積回路の検査方法及びその検査装置を提供する。 - 特許庁

The semiconductor integrated circuit includes a user logic circuit 20 to be used by a user and a test mode generation circuit 30 for generating a test mode selection signal TM for the user logic circuit 20.例文帳に追加

ユーザが使用するユーザロジック回路２０と、そのユーザロジック回路２０に対するテストモード選択信号ＴＭを生成するテストモード生成回路３０を有する半導体集積回路である。 - 特許庁

To reduce test time and test vector length, when examining access between all the logics (using a register, in the example following) which have storage functions inside a semiconductor integrated circuit device.例文帳に追加

半導体集積回路装置内の全ての記憶機能を持つロジック（以下例としてレジスタを用いる）間のアクセス検査を行うに際し、テスト時間及びテストベクタ長の削減を図る。 - 特許庁

To solve the problem that malfunction occurs since changing of a scan test signal becomes a noise occurrence source during a normal mode in a semiconductor integrated circuit having a scan test signal wiring.例文帳に追加

スキャンテスト信号配線を有する半導体集積回路において、ノーマルモード時にスキャンテスト信号が変化することでノイズの発生源となり、半導体集積回路が誤動作してしまう。 - 特許庁

To provide a semiconductor integrated circuit which highly accurately detects the mixing of foreign matters and makes a stress test in a short period of time, and also to provide an inspection method of the semiconductor integrated circuit.例文帳に追加

高い精度で異物の混入が検知可能であり、短時間でのストレス試験が可能な半導体集積回路、および半導体集積回路の検査方法を実現する。 - 特許庁

To provide a method of testing a semiconductor wafer and an integrated circuit which increases the efficiency of the utilization of a space for test structures in scribed lines formed in an integrated circuit process.例文帳に追加

集積回路プロセスにおいて形成されるスクライブライン内において、テスト構造のためのスペース利用の効率を増大させた、半導体ウエハおよび集積回路のテスト方法を提供する。 - 特許庁

To provide an inspection method for a semiconductor integrated circuit including an equalization process for generating a burn-in test pattern for equalizing the number of times of toggling on each element level of the semiconductor integrated circuit.例文帳に追加

半導体集積回路の各素子レベルでのトグル回数を平準化するバーンインテストパターンを生成する平準化工程を含む半導体集積回路の検査方法の提供。 - 特許庁