「Integrated Test」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

To provide a transfer file processing program for processing binary data of test format which is integrated to an HTML for easy use.例文帳に追加

ＨＴＭＬファイルに組み込まれたテキスト形式とされたバイナリデータを容易に利用できるように処理する転送ファイル処理プログラムを提供する。 - 特許庁

To provide an integrated circuit device, a display controller, and an electronic device which perform a test on the actual operation frequency of a memory.例文帳に追加

メモリーの実動作周波数でのテスト等を行うことができる集積回路装置、表示コントローラー及び電子機器等を提供すること。 - 特許庁

To provide a semiconductor integrated circuit and its test method, capable of executing burn-in of a logic circuit and a memory simultaneously, using a simple constitution.例文帳に追加

簡単な構成によりロジック回路とメモリを同時にバーンイン実施可能な半導体集積回路及びそのテスト方法を提供すること。 - 特許庁

To reduce the damages generated in test pads, interlayer insulating films, semiconductor elements, and wiring when electrically inspecting a semiconductor integrated circuit device.例文帳に追加

半導体集積回路装置の電気的検査時においてテストパッド、層間絶縁膜、半導体素子および配線に生じるダメージを低減する。 - 特許庁

To generate a scan chain so that tests between a plurality of domains obtained by dividing one circuit are performed, relative to the test of an integrated circuit.例文帳に追加

集積回路の試験に関し、一つの回路を分割した複数の領域間の試験を行えるようにスキャンチェーンを生成すること。 - 特許庁

To provide a test method for a semiconductor integrated circuit device for executing the tuning capable of coping with process variation.例文帳に追加

プロセスばらつきに対して対応可能なチューニングを行うための半導体集積回路装置のテスト方法を提供することを目的とする。 - 特許庁

To reduce influence of external noise and improve testing accuracy in the test of a semiconductor integrated circuit including an ADC and a DAC.例文帳に追加

ＡＤＣとＤＡＣとを備えた半導体集積回路のテストにおいて、外部のノイズの影響を低減し、テストの精度を向上させること。 - 特許庁

To provide a semiconductor integrated circuit device with built-in BIST circuit, which can test also an I/F section between a memory and a system logic.例文帳に追加

ＢＩＳＴ回路を内蔵し、メモリとシステムロジックとの間のＩ／Ｆ部分についてもテスト可能な半導体集積回路装置を提供する。 - 特許庁

Each attaching substrate is provided with the second connection parts and the probe seats capable of the energizing test of at least one integrated circuit region.例文帳に追加

各取り付け基板は、少なくとも１つの集積回路領域の通電試験を可能の数の第２の接続部及びプローブ座を備えている。 - 特許庁

To provide a semiconductor integrated circuit device which can easily analyze the operation of a RAM, allowing a test method to have the degree of freedom.例文帳に追加

ＲＡＭのテスト手法に自由度をもたせＲＡＭの動作解析が容易な半導体集積回路装置を提供することを目的とする。 - 特許庁

The at least one apparatus can be integrated within a test piece for determining at least one type of a deposit in the sample.例文帳に追加

１個以上の本発明の装置がサンプル中の少なくとも１種類の分析物の濃度を決定するための試験片内に一体化できる。 - 特許庁

To provide a semiconductor integrated circuit device for quickly executing the test of an incorporated memory circuit without reading data to the outside part.例文帳に追加

内蔵されたメモリ回路のテストを外部にデータを読出すことなく高速に実行することが可能な半導体集積回路装置を提供する。 - 特許庁

To provide a device including a testing circuit formed on a wafer to perform a radio test of a wafer having an integrated circuit and a method.例文帳に追加

集積回路を有するウェーハの無線試験を行うためのウェーハ上に形成された試験回路を含む装置および方法を提供する。 - 特許庁

A device is provided for simultaneously supplying a test signal to a plurality of IC terminals of an IC circuit during testing the integrated circuit (IC).例文帳に追加

集積回路（ＩＣ）のテスト中に前記ＩＣの複数のＩＣ端子にテスト信号を同時に供給するための装置が提供される。 - 特許庁

To obtain a semiconductor integrated circuit device having an ability of ESD protection satisfying the specification of surge test in correspondence with miniaturization of process.例文帳に追加

プロセスの微細化に対応して、サージ試験の規格を満たすＥＳＤ保護能力を有する半導体集積回路を得られるようにする。 - 特許庁

Since the failure can be recognized without entering into the test mode, a user for purchasing the semiconductor integrated circuit can easily recognize the failure.例文帳に追加

テストモードに移行することなく、不良を認識できるため、例えば、半導体集積回路を購入するユーザにも、不良を容易に認識できる。 - 特許庁

Hereby, the number of steps per scan chain can be controlled corresponding to the semiconductor integrated circuit, and the time for the scan test can be shortened.例文帳に追加

これにより、半導体集積回路に応じてスキャンチェーン１本当たりの段数を制御でき、スキャンテストの時間を短縮することができる。 - 特許庁

In addition, the test circuit C0 provided on the semiconductor integrated circuit generates current according to a voltage level of the signal line in the standby mode.例文帳に追加

そして、テスト回路Ｃ０は、半導体集積回路上に設けられ、スタンバイモード時に信号線の電圧レベルに応じた電流を生成する。 - 特許庁

RING OSCILLATING CIRCUIT, DELAYED TIME MEASURING CIRCUIT, TEST CIRCUIT, CLOCK SIGNAL GENERATING CIRCUIT, IMAGE SENSOR, PULSE GENERATING CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT AND ITS TESTING METHOD例文帳に追加

リング発振回路、遅延時間測定回路、テスト回路、クロック発生回路、イメージセンサ、パルス発生回路、半導体集積回路、及び、そのテスト方法 - 特許庁

This method performs a scan test of an integrated circuit 1 provided with combinational circuits 10, 11, 12 and a flip-flop constituting a scan chain 20.例文帳に追加

組み合わせ回路１０、１１、１２と、スキャンチェーン２０を構成するフリップフロップと、を備える集積回路１のスキャンテストを行う方法である。 - 特許庁

The semiconductor integrated circuit 1 is provided with an oscillation circuit 10, an amplitude-correcting circuit 30 and a test-enabling signal generating circuit 60.例文帳に追加

半導体集積回路１は、発振回路１０と、振幅補正回路３０と、テストイネーブル信号発生回路６０と、を備えた構成である。 - 特許庁

To provide a semiconductor integrated circuit which can reduce power consumption during a scan test and reduce a circuit area.例文帳に追加

スキャンテスト時の消費電力を削減することができるとともに、回路面積を削減することができる半導体集積回路を提供する。 - 特許庁

The semiconductor integrated circuit 1 comprises: a RAM 2, and a control circuit 10 for controlling the retention test of the RAM 2.例文帳に追加

本発明に係る半導体集積回路１は、ＲＡＭ２と、そのＲＡＭ２のリテンションテストを制御するコントロール回路１０とを備えている。 - 特許庁

To conduct very high-speed histogram measurement on an analog integrated circuit component without requiring an analog test signal generating circuit on a chip.例文帳に追加

チップ上のアナログ試験信号生成回路を必要とすることなく、非常に高速のヒストグラム測定をアナログ集積回路部品上で行なう。 - 特許庁

To provide an inspection method and an inspection device for a semiconductor integrated circuit capable of verifying the quality of a test pattern, by grasping a voltage condition impressed to each transistor, in a reliability test.例文帳に追加

信頼性試験において各トランジスタに印加される電圧状態を把握することによってテストパターンの良否を検証することができる半導体集積回路の検査方法及び検査装置を提供する。 - 特許庁

In order to prevent the plural integrated circuits to be driven during a test mode contrary to each other, an input terminal 10 connected already in any case to a channel of an automatic test device is connected to a circuit means 30.例文帳に追加

テストモード中に複数の集積回路が相反して駆動されてしまうのを避けるため、いずれにせよすでに自動テスト装置のチャネルと接続されている入力端子１０が回路手段３０と接続される。 - 特許庁

To provide a modification method of a semiconductor integrated circuit which can cut the cost and time for a test by reducing a test pattern by effectively using a spare cell which is originally used only for circuit modification.例文帳に追加

本来回路修正のためだけに使用されるスペアセルを有効利用して、テストパターンを短縮し、テストのためのコストと時間を削減することができる半導体集積回路の修正方法を提供する。 - 特許庁

To achieve a test based on an actual operation speed of a single cycle path in a logic circuit in which the single cycle path and a multi-cycle path are mixed when performing a scan test by integrating a scan path into a semiconductor integrated circuit.例文帳に追加

半導体集積回路にスキャンパスを組み込んでスキャンテストを行う際に、シングルサイクルパスとマルチサイクルパスが混在している論理回路において、シングルサイクルパスの実動作速度によるテストを可能にすること。 - 特許庁

To provide a scan flip flop, which enables a test device to be designed without user's consideration of the state of reset signal/set signal, in a scan shift operation mode in a test of a semiconductor integrated device.例文帳に追加

半導体集積装置のテストにおいて、ユーザがスキャンシフト動作モードにおけるリセット信号／セット信号の状態を考慮することなくテスト装置を設計することができるスキャンフリップフロップを提供すること。 - 特許庁

To solve the problem that it is impossible to perform specification of nonconformity spots which aims at failure analysis or test development, and observation of its information by a limited number of terminals, in a test circuit which inputs an expected value to a semiconductor integrated circuit and performs comparison inside.例文帳に追加

半導体集積回路に期待値を入力し内部比較するテスト回路で、不良解析やテスト開発を目的とする不一致箇所の特定や、その情報を限られた端子で観測することができない。 - 特許庁

This test method of the semiconductor integrated circuit for performing test by being driven in different driving frequencies f (ft, fs, 0) is constituted so that each driving frequency is changed stepwise, when changing the driving frequency.例文帳に追加

異なる駆動周波数ｆ（ｆt，ｆs，０）で駆動して試験を行う半導体集積回路の試験方法であって、前記駆動周波数を変化させるとき、該駆動周波数を段階的に変化させるように構成する。 - 特許庁

To provide a semiconductor integrated circuit having a test response analysis circuit, capable of controlling increase in area and increase in the data required for the test, and to provide a method for testing delay fault which uses the circuit.例文帳に追加

本発明は、面積の増大を抑え、テストに必要なデータの増大も抑えることが可能なテスト応答解析回路を有する半導体集積回路及びそれを用いた遅延故障テスト方法を提供する。 - 特許庁

To provide a test system for a semiconductor integrated circuit which can respond to a single test or a multitest of a DUT regardless of its pin number, and can reduce a time loss at the multitest by maximally improving utilization efficiency of tester resources.例文帳に追加

ピン数に拘わらずＤＵＴの単一或いはマルチテストに対応可能で、テスタリソースの利用効率を最大限に高めてマルチテスト時の時間ロスを低減可能な半導体集積回路テストシステムを提供する。 - 特許庁

The display panel is provided with a panel test terminal for testing the display panel and a driver output terminal electrically connected to a pad for the data driver of the integrated circuit device and to the panel test terminal as well.例文帳に追加

表示パネルには、表示パネルをテストするためのパネルテスト端子と、集積回路装置のデータドライバ用パッドに電気的に接続されると共にパネルテスト端子に電気的に接続されるドライバ出力端子が設けられる。 - 特許庁

To provide a semiconductor integrated circuit and a test method for enabling an at_speed test at a fundamental clock frequency for data transfer between clock domains in a synchronous divided-by-2 relationship.例文帳に追加

同期した１／２の分周関係にあるクロックドメイン間でのデータ転送に対する基本クロック周波数によるａｔ＿ｓｐｅｅｄテストを行なうことのできる半導体集積回路およびテスト方法を提供する。 - 特許庁

The semiconductor integrated circuit 100 is set into the other operation mode different from the normal operation mode so that the RF test signal supply circuit 18 supplies the converted RF test signals to the receiving systems.例文帳に追加

半導体集積回路１００は通常動作モードと異なる他の動作モードに設定されることにより、ＲＦテスト信号供給回路１８は変換したＲＦテスト信号を受信システムに供給する。 - 特許庁

To enable function test or the AC test for every series data signal for facilitating inspection of a semiconductor integrated circuit for transferring or latching a plurality of series data signals synchronously with the same clock signal.例文帳に追加

同一のクロック信号に同期して複数系統のデータ信号の転送又はラッチを行う半導体集積回路において、データ信号の系統毎にファンクションテスト又はＡＣテストを可能として検査を容易にする。 - 特許庁

An integration circuit 17 extracts the TEM images of the same test piece inclination angles from the inclined image series S_1, S_2, ... S_m, and integrates these and obtains the integrated image for every test piece inclination angles θ_1, θ_2, ... θ_n.例文帳に追加

積算回路１７は、傾斜画像シリーズＳ_１，Ｓ_２，…Ｓ_ｍから同じ試料傾斜角度のＴＥＭ像を抽出してそれらを積算し、試料傾斜角度θ_１，θ_２，…θ_ｎごとに積算像を取得する。 - 特許庁

To provide a compact integrated circuit in which a data storing function (or a latch function), a level shifting function, and a decoding function are integrated, and also to provide a source driver apparatus having a small-sized chip and reducing the time of a reliability test.例文帳に追加

データ保存機能（またはラッチ機能）、レベルシフト機能、およびデコード機能が統合されたコンパクトな集積回路を提供し、チップサイズが小さく信頼性テストの時間を減らすことができるソースドライバ装置を提供する。 - 特許庁

To solve problems that a multiple probe card for testing simultaneously several integrated circuits can not be used hitherto, and that thereby a test time of the integrated circuits is elongated, to increase an additional cost in a series of manufacturing processes.例文帳に追加

従来、いくつかの集積回路を同時に試験するための多重プローブカードの使用は不可能であり、これが集積回路の試験時間を延ばし、一連の製造工程における追加の費用を増大している。 - 特許庁

To provide a semiconductor integrated circuit capable of performing a test in a state that a maximum delay occurs in data transfer because a maximum load is applied to a bus, and to provide a maximum delay testing method of the semiconductor integrated circuit.例文帳に追加

バスに最大負荷がかかり、データ転送に最大の遅延が生じた状態でのテストを可能にする半導体集積回路及び半導体集積回路の最大遅延試験定方法を提供すること。 - 特許庁

To provide a semiconductor integrated circuit and a test generation program for testing a buried core efficiently while separating a custom logic section and a buried core section in a semiconductor integrated circuit having a custom logic section and a buried core.例文帳に追加

カスタムロジック部と埋め込みコアを有する半導体集積回路において、カスタムロジック部と埋め込みコア部とを分離して効率よく埋め込みコアをテストする半導体集積回路およびテスト生成プログラムを得ること。 - 特許庁

The inspecting apparatus comprises a means for executing a probe inspection of semiconductor integrated circuits on a wafer 24, and a means for executing a burn-in test of those integrated circuits determined to be nondefective by the probe inspection means.例文帳に追加

ウェハ２４上にある半導体集積回路のプローブ検査を行うプローブ検査手段と、プローブ検査手段で良と判定された半導体集積回路にバーンイン検査を行うバーンイン検査手段とを備えた。 - 特許庁

To provide the verification device of a semiconductor integrated circuit for quickly and efficiently verifying a semiconductor integrated circuit designed by using hardware description language by using a test file.例文帳に追加

ハードウェア記述言語を用いて設計された半導体集積回路の検証をテスト用ファイルを用いて高速かつ効率的に行うことができる半導体集積回路の検証装置を提供することを目的とする。 - 特許庁

To provide a semiconductor integrated circuit and its test method for preventing the deterioration of reliability due to any pad crack, by changing a test method for testing a wafer and the layers of pads to be connected at the time of test and the layers of pads to be used at the time of completing all processes in the middle of a metal diffusion process.例文帳に追加

メタル拡散工程の途中段階で、ウェハを試験するテスト手法及びテスト時に接続するパッドと全ての工程完了時に使用するパッドの層を変更し、パッドクラックによる信頼性劣化を防ぐ半導体集積回路およびそのテスト方法を提供する。 - 特許庁