「Integrated Test」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

To provide a test method of a semiconductor integrated circuit capable of easily executing settings of control information for determining a voltage and pulse width in parallel with each other, and facilitating its modification.例文帳に追加

電圧やパルス幅などを決定する制御情報の設定を並列的に且つ容易に行うことができ、その手直しも容易な半導体集積回路のテスト方法を提供する。 - 特許庁

To provide a device and a method for testing an internal bus capable of effectively performing a test for the internal bus of a semiconductor integrated circuit without requiring a complicated circuit.例文帳に追加

複雑な回路を必要としないで、半導体集積回路の内部バス試験を効率よく実行することのできる内部バス試験装置及び内部バス試験方法を提供する。 - 特許庁

In this semiconductor integrated circuit 100, the pads 4 for test are not formed in the dicing line 2 in the horizontal direction of the paper, but formed in the dicing line 2 in the vertical direction of the paper.例文帳に追加

半導体集積回路１００において、テスト用パッド４は、紙面縦方向のダイシングライン２内には形成されるが、紙面横方向のダイシングライン２内には形成されない。 - 特許庁

To reduce the number of signal terminals by using a signal terminal exclusively for setting test mode also as an actually operating terminal in a semiconductor integrated circuit incorporating an oscillation stabilization wait circuit.例文帳に追加

発振安定待ち回路を内蔵する半導体集積回路において、テストモード設定専用の信号端子を実動作用端子との兼用化により信号端子の低減を図る。 - 特許庁

These test circuits are integrated and assembled within the LSI of a transmission baseband signal processing circuit 17 including the diffusion circuits, so that the normality of its own circuit functions can be confirmed.例文帳に追加

拡散回路を含む送信ベースバンド信号処理回路１７のＬＳＩ内に、これら試験回路を集積化して組込んでおくことで、自己の回路機能の正常性を確認できる。 - 特許庁

To perform a delay test while considering influences of crosstalk by using a scan path of a semiconductor integrated circuit in a circuit where data is exchanged between circuits belonging to different clock domains.例文帳に追加

異なるクロックドメインに属する回路間でデータの授受がある回路において、半導体集積回路のスキャンパスを用いてクロストークの影響を考慮した遅延試験を行うことができる。 - 特許庁

An LSI(large scale integrated circuit) 18 for BOST and a DUT (device under test) 7 are mounted on the same socket 12, and an electrode of the LSI for BOST and that of the DUT 7 are brought into direct contact with each other.例文帳に追加

ＢＯＳＴ用ＬＳＩ８及びＤＵＴ７を同一のソケット１２に装着し、ＢＯＳＴ用ＬＳＩ８の電極及びＤＵＴ７の電極を直接コンタクトさせる。 - 特許庁

To provide a semiconductor integrated circuit device in which an open check test can be carried out on input/output pins, each of which is shared by a plurality of device chips by suppressing leakage currents in the input/output pins.例文帳に追加

入出力ピンにおけるリーク電流を抑制し、複数のデバイスに共有される入出力ピンのオープンチェックテストの実行が可能な半導体集積回路装置を提供する。 - 特許庁

To provide a semiconductor integrated circuit device having a test function capable of testing process operations by use of a various-purpose logic tester when testing the semiconductor integrated circuit device in a semiconductor integrated circuit device for processing a data signal while inputting a data signal in response to a high-speed clock.例文帳に追加

本発明は、高速のクロックに対応したデータ信号が入力されるとともに該データ信号を処理する半導体集積回路装置において、該半導体集積回路装置をテストする際に汎用のロジックテスタを使用してその処理動作のテストを行うことが可能なテスト機能を有する半導体集積回路装置を提供することを目的とする。 - 特許庁

To provide a semiconductor integrated circuit design support device, a semiconductor integrated circuit support method, and a semiconductor integrated circuit design support program for simulating a gate level netlist without rewriting a test bench even when a signal included in an RTL to be monitored in the simulation of the RTL is not included in the gate level netlist.例文帳に追加

ＲＴＬのシミュレーションにおいて監視対象とされたＲＴＬに含まれる信号がゲートレベルネットリストに含まれていない場合でも、テストベンチを書き換えることなくゲートレベルネットリストのシミュレーションを行うことが可能な半導体集積回路設計支援装置、半導体集積回路設計支援方法、半導体集積回路設計支援プログラムを提供する。 - 特許庁

A relay 5 is provided between the external circuit 3 and the semiconductor integrated circuit 1, and the connection destination of first wiring 6 is switched to third wiring 8 for connecting the semiconductor integrated circuit 1 and an LSI tester 4 when executing a system test, thus judging whether the connected state between the external connection terminal of the semiconductor integrated circuit 1 and the first wiring 6 is appropriate or not.例文帳に追加

外部回路３と半導体集積回路１との間にリレー５を設け、システムテストを実施する際に、第１の配線６の接続先を第３の配線８に切り換えて半導体集積回路１とＬＳＩテスタ４を接続することで、半導体集積回路１の外部接続端子と第１の配線６間の接続状態の良否を判定する。 - 特許庁

The synchronization control means 2 is constituted of an external circuit which distributes/outputs a clock signal CLK from a testing apparatus body 1 to the plurality of semiconductor integrated circuits, receives respective test result outputs from the plurality of semiconductor integrated circuits, and suspends outputting of the distributed clock signal CLK, from respective test result output timings to the slowest timing.例文帳に追加

同期化制御手段２は、テスト装置本体１からのクロック信号ＣＬＫを複数の半導体集積回路に分配して出力するとともに、複数の半導体集積回路から夫々テスト結果の出力を受け付けて、分配したクロック信号ＣＬＫの出力を各テスト結果の出力タイミングから最も遅いタイミングまで停止する外付け回路で構成されている。 - 特許庁

An operation mode setting circuit 20 receives a test signal TEST, a reset signal RESET, and an external clock CLK from terminals 12, 14, and 16 respectively, sets an operation mode for the semiconductor integrated circuit 10, and outputs an operation mode setting signal SET<0:n-1> of a bit length n to a decoder 22.例文帳に追加

動作モード設定回路２０は、端子１２，１４，１６からそれぞれテスト信号ＴＥＳＴ，リセット信号ＲＥＳＥＴおよび外部クロックＣＬＫを受け、半導体集積回路１０の動作モードを設定し、ｎビット長の動作モード設定信号ＳＥＴ＜０：ｎ−１＞をデコーダ２２へ出力する。 - 特許庁

The semiconductor integrated circuit apparatus is provided with at least two chips and having chip-on-chip structure in which on one chip, another chip is mounted, and the other chip is provided with a built-in self-test circuit being a control circuit for enabling a test of the other chip simple body to be performed.例文帳に追加

少なくとも２つのチップを備え、一方のチップ上に他方のチップが搭載されるチップオンチップ構造の半導体集積回路装置であって、他方のチップに、該他方のチップ単体のテストを可能にするための制御回路であるビルトインセルフテスト回路を備えた構成とする。 - 特許庁

To provide a test system of semiconductor integrated circuit and operation confirming board therefor in which the reliability of judgement results can be ensured by confirming whether a scan signal is being outputted normally or not and whether a test mode is just as set or not.例文帳に追加

スキャン信号が正常に出力されているか否か、及び、設定した試験モードが設定通りであるか否かを確認することで、判定結果の信頼性を確保することができる半導体集積回路試験装置及び当該装置の動作確認用基板を提供する。 - 特許庁

In a method of manufacturing a semiconductor integrated circuit device, a plurality of test element areas are arranged with different pitches near chip areas on a wafer, and in a probe test, they are electrically measured, so that local process variations are monitored.例文帳に追加

本願の一つの発明は、半導体集積回路装置の製造方法において、ウエハ上のチップ領域の近傍に複数のテスト素子領域を異なるピッチで配列し、プローブテストにおいて、それらを電気的に計測することにより、プロセスの局所的ばらつきをモニタするものである。 - 特許庁

When the semiconductor integrated circuit is operated for test, input data TI for test are given to the scan registers 21 and 24 at the front ends of the divided chains synchronously to a multiplied clock signal CKD which is obtained by doubling a clock signal CK after the data are converted into parallel data S41 and S42 by means of a serial/parallel conversion circuit 40.例文帳に追加

試験動作時には、試験入力データＴＩがクロック信号ＣＫの２倍の逓倍クロック信号ＣＫＤに同期して与えられ、直列並列変換回路４０で並列データＳ４１，Ｓ４２に変換されて、各分割チェーンの先端のスキャンレジスタ２１，２５に与えられる。 - 特許庁

The test system for semiconductor integrated circuit receiving test signals of a plurality of frequencies consists of a waveform generating section 106 of a DDS(Direct Digital Synthesizer; direct frequency synthesis) formula and a DAC107 and the like prepared in a latter part of the waveform generating section 106.例文帳に追加

複数の周波数のテスト信号を受ける半導体集積回路のテストシステムであって、ＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ；直接周波数合成）方式の波形生成部１０６と、その波形生成部１０６の後段に設けられたＤＡＣ１０７などから構成される。 - 特許庁

The semiconductor integrated circuit for performing an input/output test of data is provided with a sense amplifier detecting a level of input data and a sense amplifier controller for blocking a signal path between the sense amplifier and a memory cell when a test mode signal is activated.例文帳に追加

本発明は、データの入出力テストを行うするための半導体集積回路において、入力されたデータのレベルを検出するセンスアンプと、およびテストモード信号が活性化されたとき、前記センスアンプからメモリセルに達する信号経路を遮断するセンスアンプコントローラを備える。 - 特許庁

A virtual CPU 2 (program execution circuit) and a virtual RAM 3 (program storage circuit) are modeled on a computer by a hardware description language; the entire test program is stored in the virtual RAM 3; and a semiconductor integrated circuit modeled by a hardware description language of a test object is tested.例文帳に追加

仮想ＣＰＵ２（プログラム実行回路）と仮想ＲＡＭ３（プログラム格納回路）とをハードウェア記述言語によりコンピュータ上でモデル化し、テストプログラムの全てを仮想ＲＡＭ３に格納し、テスト対象のハードウェア記述言語でモデル化された半導体集積回路をテストする。 - 特許庁

To provide a semiconductor integrated circuit and a test clock signal control method capable of performing a fine timing setting have freedom in timing adjustment of an internal signal by taking a test clock signal for timing adjustment from the outside and replacing the signal with an internal clock signal.例文帳に追加

外部からタイミング調整のためのテストクロック信号を取込むようにして内部のクロック信号と置きかえることにより、内部信号のタイミング調整において自由度がありかつ微細なタイミング設定をすることが出来る半導体集積回路及びテストクロック信号制御方法を提供する。 - 特許庁

A semiconductor integrated circuit 100 is provided with a test mode setting circuit 5 detecting a test mode, a row decoder 7 and a word driver 8 controlling activation of a word line of a memory cell array 6, and a RXTM generating circuit 15 generating a word line driving signal for driving a word line.例文帳に追加

本発明に係る半導体集積回路１００は、テストモードを検知するテストモード設定回路５、メモリセルアレイ６のワード線の活性を制御するロウデコーダ７およびワードドライバ８、ならびにワード線を駆動するためのワード線駆動信号を発生するＲＸＴＭ発生回路１５を備える。 - 特許庁

The chip structure for a multiply integrated circuit is provided with chip-to-chip interface circuits for selective connection of internal circuits in an integrated circuit for testing an interface circuit having the ESD protection circuit and the input/output circuit for establishing communication with an external testing system during a test and a burn-in process.例文帳に追加

多重集積回路チップ構造は、テストおよびバーン・イン手順中に外部テスト・システムと通信するためのＥＳＤ保護回路および入出力回路を有するインターフェース回路をテストするため集積回路の内部回路を選択的に接続するチップ間インターフェース回路を有する。 - 特許庁

Then, the mounting test evaluation device 1 can properly discriminate whether the integrated circuit 17 and the plurality of the signal lines 2-1 to 2-n are connected or not when the integrated circuit 17 is provided with prescribed electrostatic protection circuits 32-1 to 32-m.例文帳に追加

このとき、本発明による実装試験評価装置１は、集積回路１７が所定の静電保護回路３２−１〜３２−ｍを備えているときに、集積回路１７と複数の信号線２−１〜２−ｎとが接続されているかどうかをより適切に判別することができる。 - 特許庁

In this method, the magnetic beads of the concentration capable of integrating the magnetic beads integrated to 60% or more when the magnetic beads dispersed in a solution of 100 μL in a test tube having an inner diameter of about 7 mm and an outer diameter of about 8 mm are integrated by the magnet for 5 s, are used partly or all of the steps.例文帳に追加

内径約７ｍｍ、外径約８ｍｍのテストチューブ中の溶液１００μLに分散された磁性ビーズを５秒間磁石により集積した際に６０％以上集積しうるような濃度の磁性ビーズを工程の一部またはすべてにおいて使用することを特徴とする。 - 特許庁

To provide a semiconductor integrated circuit which can surely measure the resistance of an output buffer having high driving capability without being affected by contact resistance between an IC tester and the semiconductor integrated circuit and whose deterioration can be desirably suppressed and to provide its test method.例文帳に追加

ＩＣテスタとの間に発生する接触抵抗の影響を受けずに駆動能力が高い出力バッファの抵抗値の測定を確実に行うことができ、好ましくは回路の劣化を抑制することができる半導体集積回路及びその試験方法を提供する。 - 特許庁

A test pattern generated in a function tester 11 is supplied to the good and defective semiconductor integrated circuits, and hot electron is emitted from the failure position of the semiconductor integrated circuit in the operating state, and detected as the emission image by an emission analytic device 12.例文帳に追加

ファンクションテスタ１１で発生されるテストパターンが良品及び不良品の半導体集積回路に供給され、動作状態の半導体集積回路の故障している箇所からホットエレクトロンが放出され、エミッション解析装置１２によって発光像として検出される。 - 特許庁

To provide a simulation method capable of validly carrying out the simulation of a semiconductor integrated circuit device which performs the input/output of a test signal to a scan chain by a BIST section only to a user circuit section in the semiconductor integrated circuit device to shorten the simulation time.例文帳に追加

スキャンチェーンへのテスト信号の入出力をＢＩＳＴ部により行う半導体集積回路装置に対して、半導体集積回路装置内のユーザ回路部に対してのみ有効に行うことができ、シミュレーション時間の短縮を図ることができるシミュレーション方法を提供すること。 - 特許庁

To overcome the problem such that, related to a functional test for an A/D converter in a semiconductor integrated circuit, testing of a fast A/D converter at an actual operation speed is difficult because wiring delay in the semiconductor integrated circuit from the output of A/D converter to the input of a tester affects much.例文帳に追加

半導体集積回路内のＡ／Ｄ変換器の機能テストでは、Ａ／Ｄ変換の出力からテスタ入力までの半導体集積回路内の配線遅延が大きく影響を与えるため、高速Ａ／Ｄ変換器の実動作スピードでのテストが困難である。 - 特許庁

To provide a semiconductor integrated circuit for shortening an inspection time by inputting an expected value of output judgement from the outside without increasing terminals and enhancing facilitating of design and enlargement of a test pattern, and to provide a method of inspecting the semiconductor integrated circuit.例文帳に追加

端子を増やさずに出力判定の期待値を外部から入力できるようにし、設計の容易性、テストパターンの拡張性を高めることができ、また、検査時間を短縮することができる半導体集積回路および半導体集積回路の検査方法を提供する。 - 特許庁

To provide a tester for semiconductor integrated circuit and its testing method, capable of performing a test for an A/D converter circuit and D/A converter circuit with high accuracy at a high speed with space saving for a mixed signal type semiconductor integrated circuit having the A/D converter circuit and D/A converter circuit.例文帳に追加

Ａ／Ｄ変換回路とＤ／Ａ変換回路を有するミックス・ド・シグナルタイプの半導体集積回路について、Ａ／Ｄ変換回路とＤ／Ａ変換回路の試験を、高精度、高速で、しかも省スペースで行うことのできる半導体集積回路の試験装置とその試験方法を提案する。 - 特許庁

Plural individual verification test descriptions corresponding to plural peripheral circuits included in an integrated circuit, system verification test description for performing logic verification by simultaneously driving plural peripheral circuits, individual verification utilities for describing the contents of execution when individually verifying a command described in each individual verification test description, and a system verification utilities for describing the contents of execution at the system verification of a command described in each individual verification test description are prepared.例文帳に追加

集積回路に含まれる複数の周辺回路に対応した複数の個別検証テスト記述、該複数の周辺回路を同時に動作させて論理検証するためのシステム検証テスト記述、個別検証テスト記述に記述されたコマンドの個別検証時の実行内容を記述する個別検証用ユーティリティ、該個別検証テスト記述に記述されたコマンドのシステム検証時の実行内容を記述するシステム検証用ユーティリティを用意する。 - 特許庁

To provide a semiconductor integrated circuit with functional blocks and its test method which can identify the functional block, in which a stand-by current is generated easily with a small layout area.例文帳に追加

機能ブロックを有する半導体集積回路において、少ないレイアウト面積でスタンバイ電流が生じている機能ブロックを簡単に特定できる半導体集積回路及びその試験方法を提供する。 - 特許庁

A semiconductor integrated circuit 1 comprises at least one memory 21 for storing data, and at least one BIST (Built-In Self Test) circuit 10 for testing the memory 21.例文帳に追加

半導体集積回路１は、データを記憶する少なくとも１つのメモリ２１と、メモリ２１をテストする少なくとも１つのＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路１０と、を備える。 - 特許庁

To provide a semiconductor integrated circuit in which a chip area can be reduced by eliminating a ROM exclusively used for a BIST, and whose test can be performed with satisfactory efficiency and at high speed.例文帳に追加

ＢＩＳＴ専用のＲＯＭをなくしてチップ面積を縮小できるとともに、半導体集積回路の試験を効率良く且つ高速に行うことが可能な半導体集積回路を提供する。 - 特許庁

To provide a semiconductor integrated circuit and a probe card for preventing the deterioration of quality due to probing, and for using the same probe card for test even when chip sizes (forms) are different.例文帳に追加

プロービングによる品質の劣化を防止することのでき且つチップサイズ（品種）が異なる場合にも同一のテスト用プローブカードを使用できる半導体集積回路およびプローブカードを提供する。 - 特許庁

In this semiconductor integrated circuit, OR gates 11-1n of a controller 1 enables all input buffers 21-2n regardless of level selection signals SEL1-SEL3 when a mode switch signal Magnetic optical disk(MOD) shows test operation.例文帳に追加

モード切替信号ＭＯＤがテスト動作を示す場合、制御部１のオアゲート１１〜１ｎは、レベル選択信号ＳＥＬ１〜ＳＥＬ３に関係なく入力バッファ２１〜２ｎをすべて有効にする。 - 特許庁

To provide a semiconductor integrated circuit capable of testing the conversion characteristics artificially in the case of a high speed operation of an ADC (analog to digital converter) without actually operating the ADC at high speed, and to provide its test method.例文帳に追加

実際にＡＤＣを高速動作させることなく、その高速動作時の変換特性を疑似的にテストすることができる半導体集積回路およびそのテスト方法を提供する。 - 特許庁

To provide a semiconductor integrated circuit with built-in nonvolatile device, wherein a test is carried out while keeping a secrecy of data mounted in the nonvolatile device and a position of error can be specified when the error occurs.例文帳に追加

不揮発デバイスを内蔵した半導体集積回路について、不揮発デバイスに実装したデータの機密性を保ちつつテストを行い、エラーがあった場合にエラー位置を特定することを可能とする。 - 特許庁

To provide a semiconductor integrated circuit device which assures less amount of overhead of circuit, reduces external terminals led out as the test terminals of a RAM, prevents increase of chip size and improves wiring capability.例文帳に追加

回路のオーバーヘッドが少なく、ＲＡＭのテスト端子として取り出す外部端子を減らし、チップサイズの増大を防ぐと共に、配線性を向上することができる半導体集積回路装置を提供する。 - 特許庁

Log data at the performance of a manual operation are read from a log file 110, and continuous log data in which an input signal value and an output signal value are neither changed are identified, and integrated into one test vector.例文帳に追加

ログファイル１１０からマニュアル操作した際のログデータを読み込み、入力信号値と出力信号値とが共に変化していない連続したログデータを識別して１個のテストベクタに統合する。 - 特許庁

To provide a testing method for a printed circuit board capable of testing continuity between an integrated circuit and the printed circuit board in a short time, and capable of facilitating generation of a test signal.例文帳に追加

本発明は、集積回路とプリント回路板との接続性の試験を短時間で行うことができ、テスト信号の生成が容易となるプリント回路板の試験方法を提供することを目的とする。 - 特許庁

To obtain a semiconductor integrated circuit package which can realize high-density mounting and facilitate an electrical test for all terminals by interconnecting a plurality of such packages with a simple arrangement.例文帳に追加

簡単な構成で複数のパッケージを相互に接続して高密度実装を可能とし、全ての端子に対する電気的試験を容易に行うことができる半導体集積回路パッケージを提供する。 - 特許庁

To accurately grasp an access time for a large number of memory cell arrays in a test for a short time and to prevent occurrence of delay of access in a representative pin at the normal time, concerning a semiconductor integrated circuit.例文帳に追加

半導体集積回路に関し、短時間のテストで多数のメモリセルアレイに対するアクセスタイムを正確に把握し、かつ、通常時に、代表ピンにおけるアクセスの遅延を生じさせないことを目的とする。 - 特許庁

To provide a semiconductor integrated circuit which can reduce a chip surface area by making small the scale of a wiring resource for obtaining a control signal, for example, during a scan chain or a scan test to increase wiring utilization efficiency.例文帳に追加

半導体集積回路において、例えばスキャンチェーンやスキャンテスト時の制御信号を実現するための配線リソースの規模を小さくし、配線の利用効率を高めて、チップ面積の削減を図る。 - 特許庁