「Integrated Test」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

To provide a semiconductor integrated circuit device capable of shortening the required time of a data retention test by using the coupling effect of a memory cell capacitor to rapidly lower the H level of a storage node.例文帳に追加

メモリセルのキャパシタのカップリング効果を利用して記憶ノードのＨレベルを急激に低下させることにより、データリテンションテストの所要時間を短縮することのできる半導体集積回路装置を提供する。 - 特許庁

To provide a semiconductor device installed with a self test function accessible to all memory regions of non-volatile memory during burn-in by providing freedom in combination of semiconductor integrated circuit loaded on the semiconductor device.例文帳に追加

半導体装置に搭載される半導体集積回路の組み合わせに自由度をもたせ、且つ、バーンイン時に不揮発性メモリの全メモリ領域にアクセス可能な自己テスト機能内蔵の半導体装置を提供する。 - 特許庁

Respective boundary scan cells each has a storage layer which is constituted to be used in the scan-in chain of the integrated circuit to facilitate a boundary scan test between a scan input port SI and a scan output port SO.例文帳に追加

それぞれのバウンダリスキャンセルは、スキャン入力ポートＳＩとスキャン出力ポートＳＯの間に、バウンダリスキャンテスト容易化のために集積回路のスキャンチェイン内で使用されるように構成されたストレージ層を有する。 - 特許庁

The semiconductor integrated circuit includes a plurality of scan flip-flops constituting a scan chain during the scan test, and a plurality of clock gating circuits connected between a clock input and the plurality of scan flip-flops.例文帳に追加

本発明による半導体集積回路は、スキャンテスト時にスキャンチェーンを構成する複数のスキャンフリップフロップと、クロック入力と複数のスキャンフリップフロップとの間に接続された複数のクロックゲーティング回路とを具備する。 - 特許庁

To provide a semiconductor integrated circuit testing apparatus and a method, capable of acquiring digital waveform data wherein the position on the time base is accurate, when testing a test object device for outputting analog signal.例文帳に追加

アナログ信号を出力する被試験対象デバイスを試験する場合において、時間軸上の位置が正確なデジタル波形データを得ることのできる半導体集積回路試験装置及び方法を提供する。 - 特許庁

To provide a logic simulation device for semiconductor integrated circuit capable of performing a simulation with a high verification ratio by facilitating the preparation of test patterns rich in variation and facilitating the confirmation of a logic simulation result.例文帳に追加

バリエーションに富むテストパターン作成を容易化するとともに、論理シミュレーション結果の確認をも容易化して、検証率の高いシミュレーションを行うことが可能な半導体集積回路の論理シミュレーション装置を得る。 - 特許庁

To solve the problem it is difficult to confirm whether there is a sufficient time difference between pieces of timing where the output of routes in a competitive relationship is connected to a common later-stage circuit in a normal operation test of a semiconductor integrated circuit.例文帳に追加

半導体集積回路の通常の動作テストで、競合関係にある経路の出力が共通の後段回路に接続されるタイミング間に十分な時間差があるか否かを確認することは難しい。 - 特許庁

The sinusoidal wave signal having less distortion can be obtained by utilizing a local oscillator, mixer, and filter, which are mounted on the integrated circuit in advance, without adding any circuit for the test.例文帳に追加

解決手段として、一般的に利用される高精度な直流電圧ではなく、ひずみの少ない正弦波をテスト信号とした、ＡＤ変換回路およびＤＡ変換回路のテストおよび較正を実現する。 - 特許庁

To provide the pattern generating device and method capable of easily generating a pattern such as an address complement pattern without a limit in a maximum value of a line address and a row address, and to provide a semiconductor integrated circuit test device.例文帳に追加

行アドレス及び列アドレスの最大値に制限無く、容易にアドレスコンプリメントパターン等のパターンを発生することができるパターン発生装置及び方法並びに半導体集積回路試験装置を提供する。 - 特許庁

Columnar members 13, 14 used as fulcrums of a loading tool in the four-point bending test are fixed to a block by means of holes remained on the facing surfaces E and F of an approximately rectangular parallelepiped block 10, to be thereby integrated with the block.例文帳に追加

４点曲げ試験において負荷治具の支点となる円柱部材１３、１４は略直方体ブロック１０の対向する面Ｅと面Ｆに残された円形の穴でブロックに固定されブロックと一体化している。 - 特許庁

To provide emulation, simulation and testability architecture without using an expensive tester in order to perform a test and debug of a large scale integrated circuit, which is excellent in observability and controllability and can reduce development time.例文帳に追加

大規模集積回路の試験やデバッグを行うために、高価な試験器を用いず、可観測性と試験性と制御性が優れ、開発時間の短縮が可能なエミュレーション、シミュレーション、試験の構造と方法を提供する。 - 特許庁

This semiconductor integrated circuit is equipped with a plurality of memory circuits and the BIST circuit 140 for output test vectors, wherein one or more register circuits 150 for transferring the test vectors output from the BIST circuit 140 to adjacent macro-cells according to a common clock signal, are provided on signal lines supplying the test vectors to respective memory circuits from the BIST circuit 140.例文帳に追加

複数のメモリ回路とテストベクタを出力するＢＩＳＴ回路１４０とを備える半導体集積回路であって、ＢＩＳＴ回路１４０からそれぞれのメモリ回路へテストベクタを供給する信号線路上に、ＢＩＳＴ回路１４０から出力されるテストベクタを、共通のクロック信号に応じて隣接するマクロセルへ転送する１以上のレジスタ回路１５０を有することを特徴とする。 - 特許庁

A plurality of spring probes 168 are positioned in the holes 166 of the housing 162, so as to provide a spring force for the electrical contact of the spring probes 168 between test points 170 of the integrated circuit package 172 and load board 164.例文帳に追加

ハウジング１６２の孔１６６内には複数のスプリングプローブ１６８が位置決めされ、集積回路パッケージ１７２の試験部位１７０とロードボード１６４との間でスプリングプローブ１６８が電気接触するようにばね力を提供する。 - 特許庁

At the time of testing the communication path of a portion incorporated in the integrated circuit, a first communication path is formed in the communication path and the test is performed by making prescribed data to flow to the formed first communication path.例文帳に追加

集積回路における組込み部の通信路をテストする場合、所定の組込み部の通信路に第１の通信路を作成し、この作成された第１の通信路に所定のデータを流し、組込み部の通信路をテストするものである。 - 特許庁

To provide a configuration capable of implementing a voltage application test and to protect voltage between gates and sources of FETs from overvoltage, in a semiconductor integrated circuit including a plurality of FETs of the same conductive type connected in series in a load electrification route.例文帳に追加

負荷通電経路中に直列接続された同一導電型の複数のＦＥＴを備えたものにおいて、電圧印加テストを実施可能な構成を備えるとともに各ＦＥＴのゲート・ソース間を過電圧から保護する。 - 特許庁

To make application of a high voltage caused by an accumulated charge preventable easily and surely in a testing device, when applied, for example, to a semiconductor testing device used for a test of various characteristics of an integrated circuit.例文帳に追加

本発明は、試験装置に関し、例えば集積回路の各種特性の試験に供する半導体試験装置に適用して、蓄積電荷による高電圧の印加を簡易かつ確実に防止することができるようにする。 - 特許庁

To reduce the number of processes of a memory integrated circuit on which logics are mixedly loaded and the like incorporated in plural DRAM macro-cells DRAM0-DRAM7 without increasing the manufacturing cost and obstructing its high speed operation and to improve the accuracy of test.例文帳に追加

そのコスト上昇を招くことなく、しかもその高速動作を阻害することなく、複数のＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７を搭載する論理混載メモリ集積回路等の試験工数を削減し、その試験精度を高める。 - 特許庁

To provide a stress-testing circuit and a stress-testing method for quickly and easily executing the stress test of a transistor switch in a semiconductor integrated circuit for selecting a multiple-value analog gradation voltage by a plurality of transistor switches for outputting.例文帳に追加

多値のアナログ階調電圧を複数のトランジスタスイッチで選択して出力する半導体集積回路において、トランジスタスイッチのストレス試験を短時間且つ容易に実施できるストレス試験回路及び方法を提供する。 - 特許庁

To precisely conduct an acceptance determining measuring test for a semiconductor integrated circuit having a large number of output terminals to output multi-gradation output voltages, using inexpensive device constitution.例文帳に追加

多数の出力端子を有し多階調の階調出力電圧を出力する半導体集積回路の合否判定測定テストが、安価な装置構成で高精度に行える半導体検査装置及び半導体検査方法を提供する。 - 特許庁

A temporary wiring device for inspection is mounted on the wiring board 10 of an inspecting object instead of a semiconductor integrated circuit for display control, each inspection probe is brought into contact with each signal line of the wiring board 10, and it is arranged in a test furnace 45.例文帳に追加

表示制御用の半導体集積回路に替え、検査用仮配線装置を検査対象の配線基板１０に搭載し、配線基板１０の信号線に検査プローブを当接し、試験炉４５内に配置する。 - 特許庁

The semiconductor integrated circuit includes a plurality of flip-flops, a selection circuit connected to at least 2 or more of flip-flops among the plurality of flip-flops, and the test response analysis circuit connected to the selection circuit.例文帳に追加

本発明の一観点にかかる半導体集積回路は、複数のフリップフロップと、複数のフリップフロップのうち少なくとも二以上のフリップフロップに接続される選択回路と、選択回路に接続されるテスト応答解析回路と、を有する。 - 特許庁

METHOD FOR MANUFACTURING THIN FILM STRUCTURE CONDUCTOR, THE THIN FILM STRUCTURE CONDUCTOR ACQUIRED BY USING THE SAME METHOD, AND PROBE DEVICE FOR INTEGRATED CIRCUIT TEST USING THE SAME CONDUCTOR例文帳に追加

薄膜構造導電体を製造する方法及びその薄膜構造導電体を製造する方法を用いて得られた薄膜構造導電体ならびにその薄膜構造導電体を用いた集積回路テスト用のプローブデバイス - 特許庁

To provide a power supply device capable of easily and efficiently performing voltage adjustment work required for replacing an abnormal power supply and a semiconductor integrated circuit test device including the power supply device.例文帳に追加

異常が生じた電源の交換作業時に行う必要のある電圧調整作業を容易に且つ効率的に行うことができる電源装置及び当該電源装置を備える半導体集積回路試験装置を提供する。 - 特許庁

The circuit design platform comprises a portal 10, a circuit design tool module 20, a circuit design database connection module 30, a circuit design simulation module 40, an integrated circuit manufacture connection module 50, a circuit test connection module 60 and a management module 70.例文帳に追加

ポータル１０と、回路設計ツールモジュール２０と、回路設計データベース接続モジュール３０と、回路設計シミュレーションモジュール４０と、集積回路製造接続モジュール５０と、回路試験接続モジュール６０と、管理モジュール７０とを備える。 - 特許庁

The first region (106) of the package provides a plurality of interfaces for interconnecting to an integrated circuit (102) in the package with a plurality of signals from the sensor array having a first electrical characteristic, such as analog and test signals.例文帳に追加

パッケージの第一の領域（１０６）は、アナログ信号及び試験信号のような第一の電気的特性を有するセンサ・アレイからの複数の信号をパッケージの集積回路（１０２）に相互接続する複数のインタフェイスを提供する。 - 特許庁

To reduce the delay of output signal in LSI actual operation in an integrated circuit for performing the operation test of an internal circuit such as CPU core or the like within LSI by use of an external terminal used in the LSI actual operation.例文帳に追加

ＬＳＩ内のＣＰＵコア等の内部回路の動作テストをＬＳＩ実運用時に使用される外部端子を兼用して行う集積回路において、ＬＳＩ実運用時の出力信号の遅延を減らすことを目的とする。 - 特許庁

To provide an apparatus for testing semiconductor integrated circuits capable of measuring the frequency characteristics of the power current of an object to be measured at any timing regardless of whether a test pattern is impressed onto the object to be measured or not.例文帳に追加

被測定対象に対して試験パターンを印加しているか否かに拘わらず、任意のタイミングで被測定対象の電源電流の周波数特性を測定することができる半導体集積回路試験装置を提供する。 - 特許庁

To make a defective portion easily narrowed, when setting various potential states to execute IDDQ inspection, using a scan chain, in a CMOS integrated circuit provided with a scan test function and constituted of a plurality of logic blocks.例文帳に追加

スキャンテスト機能を備え複数の論理ブロックから構成されたＣＭＯＳ集積回路において、スキャンチェーンを用いて内部の様々な電位状態を設定してＩＤＤＱ検査を実施する際に、不良箇所の絞り込みを容易にする。 - 特許庁

To provide an apparatus and a method for efficiently testing a semiconductor integrated circuit by eliminating a loss time occurring whenever signals of address and data are output to an object under test having an automatic program function.例文帳に追加

自動プログラム機能を有する被試験対象に対してアドレス及びデータを出力する度に生ずる無駄時間を無くすことで効率的に試験を行うことができる半導体集積回路試験装置及び方法を提供する。 - 特許庁

A semiconductor integrated circuit device (100) includes a plurality of function blocks (125-127), a fetch unit (131), a detection unit (132) and a determination unit (150) and shifts to a test mode when an operation pattern is changed in accordance with a predetermined rule.例文帳に追加

半導体集積回路装置（１００）は、複数の機能ブロック（１２５−１２７）と、取り込み部（１３１）と、検出部（１３２）と、判定部（１５０）とを具備し、動作パターンが所定の規則に従って変化したときにテストモードに移行する。 - 特許庁

The semiconductor integrated circuit incorporated with the circuit achieving the prescribed function includes: a test circuit simulating operation of the circuit; and a voltage control circuit for specifying a minimum voltage which is applied to the test circuit as drive power and wherein the operation of the circuit simulated by the test circuit is normal, and for setting a voltage of the drive power supplied to the circuit to be a value not less than the minimum voltage.例文帳に追加

所定の機能を実現する回路が組み込まれた半導体集積回路であって、前記回路の動作を模擬する試験回路と、前記試験回路に駆動電力として印加され、かつ前記試験回路によって模擬される前記回路の動作が正常である最小の電圧を特定し、前記回路に供給される駆動電力の電圧を前記最小の電圧以上の値に設定する電圧制御回路とを備える。 - 特許庁

This integrated circuit includes a test data input terminal TDI, a test data output terminal TDO, and a boundary scanning route 608-612, and the boundary scanning route includes a mixture of an exclusive boundary scanning cell C and a common boundary scanning cell D connected in series, and the boundary scanning route has an input and an output.例文帳に追加

集積回路は、テストデータ入力端子（ＴＤＩ）及びテストデータ出力端子（ＴＤＯ）と、境界走査径路（６０８−６１２）とを含み、この境界走査径路は、直列に接続された専用境界走査セル（Ｃ）と共用境界走査セル（Ｄ）との混合を含み、また境界走査径路は入力と出力を持っている。 - 特許庁

In an operation test of a semiconductor integrated circuit 200, an oscillation inverter 20 used for an oscillation circuit is put into a state of high impedance, signal collision between an output signal of the oscillation inverter 20 and a clock signal input from an output terminal Xout is avoided, a test clock that is not affected by the oscillation inverter 20 is supplied to an internal circuit 26.例文帳に追加

半導体集積回路２００の動作テストの際に、発振回路に用いる発振インバータ２０をハイインピーダンスの状態とし、発振インバータ２０の出力信号と出力端子Ｘｏｕｔから入力されるクロック信号との信号衝突を回避し、発振インバータ２０の影響を受けないテストクロックを内部回路２６に供給する。 - 特許庁

A present invention includes a method for integrating each of two or more separate and specific tests based on context particular content and integrating two or more separate and specific tests each having specific identifier into a synthesis test including more than two artifacts being integrated, and a computer readable medium, wherein the synthesis test has a particular identifier.例文帳に追加

本発明は、コンテキスト特定内容に基づく２つ以上の別個な特有の検査を統合し、各々が特有の識別子を備える前記２つ以上の個別な検査を２つ以上の統合された検査のアーチファクトを含む合成検査に統合する方法及びコンピュータ読み取り可能媒体であって、前記合成検査は１つの特有な識別子を有する。 - 特許庁

The risky portion extracting part 110 extracts a risky portion with a risk of generating the malfunction in the test caused by the IR drop of an electric power source, from the semiconductor integrated circuit, and the ATPG 150 generates the test pattern to restrain an operation rate of an instance included in the risky portion, in the risky portion extracted by the risky portion extracting part 110.例文帳に追加

危険箇所抽出部１１０は、半導体集積回路から、電源のＩＲドロップに起因してテスト時に誤動作が生じうる危険箇所を抽出し、ＡＴＰＧ１５０は、危険箇所抽出部１１０により抽出された危険箇所に対して、該危険箇所に含まれるインスタンスの動作率を抑制するようにテストパターンを生成する。 - 特許庁

This device includes a DC restoring logical circuit 10 for receiving AC combining signals 6, 36 corresponding to an EXTEST test and pattern outputted from transmission integrated circuit (IC) 1, 31 meeting JTAG, and converting the same into DC signals suitable for utilizing JTAG logical circuits 4, 34 of receiving integrated circuits IC 2, 32 meeting JTAG.例文帳に追加

ＪＴＡＧに準拠した送信集積回路（ＩＣ）（１、３１）から出力されるＥＸＴＥＳＴテスト・パターンに対応するＡＣ結合信号（６、３６）を受信して、ＪＴＡＧに準拠した受信ＩＣ（２、３２）のＪＴＡＧ論理回路（４、３４）による利用に適したＤＣ信号に変換する直流（ＤＣ）復元論理回路（１０）を含む。 - 特許庁

To largely shorten a delay optimization processing time regarding a delay optimizing method of a semiconductor integrated circuit optimizing delay of passes among flip-flops so that passes among flip-flops in the semiconductor integrated circuit designed with a scan pass method do not violate hold in both of a normal motion mode and a test operation mode.例文帳に追加

スキャンパス方式で設計した半導体集積回路内のフリップフロップ間のパスが通常動作モードおよびテスト動作モードの両モードにおいてホールド違反とならないようにフリップフロップ間のパスの遅延を最適化する半導体集積回路の遅延最適化方法に関し、遅延最適化処理時間の大幅な短縮化を図ることができるようにする。 - 特許庁

Specifications of the operating voltages in individual integrated circuits 2, 20, 32, 44 and 48 are performed by operating the integrated circuits 2, 20, 32, 44 and 48 at a plurality of required clock frequencies and determining the minimum supply voltage VDD_min for generating the result of a success to a series of impressed test vectors in each of the frequencies.例文帳に追加

個体集積回路２、２０、３２、４４、４８における動作電圧の特定は、それらの集積回路２、２０、３２、４４、４８を、複数の所要クロック周波数において動作させ、かつ、それらの周波数のそれぞれにおいて、一連の印加されたテスト・ベクトルに対し合格の結果を生じる最小供給電圧Ｖｄｄ_minを決定することにより行われる。 - 特許庁

To reduce the test pattern required for analyzing the failure of a semiconductor integrated circuit while enhancing the efficiency of failure analysis by interrupting the operation at a moment at the time of observing the internal condition and making it possible to resume the operation after the internal condition of the semiconductor integrated circuit was observed from the outside thereof.例文帳に追加

内部状態を観察したい時点で動作を停止させ、半導体集積回路の外部から該半導体集積回路の内部状態を観察した後に、該動作停止を続行再開させることができるようにして、半導体集積回路の故障解析のテストパターン削減、及び故障解析能率向上を図ることができる。 - 特許庁

A socket 10 that connects a ball grid array integrated circuit to a test circuit comprises a base 14, a plurality of contact members 26 arranged to correspond to the ball grid array of the integrated circuit, a nest assembly 16 having two comb structures 70, and a lever assembly 18 for forming a space that houses a ball by separating a pair of tip parts.例文帳に追加

ボールグリッドアレイ集積回路装置を試験回路に接続するソケット１０は、ベース１４と、集積回路装置のボールグリッドアレイに対応して配置された複数の接触子２６と、２つの櫛構造７０を有するネストアセンブリ１６と、一対の先端部分を離間させてそれらの間にボールを収容するスペースを形成するレバーアセンブリ１８を有する。 - 特許庁

To provide a carrier tape capable of reducing the electrostatic breakdown of an integrated circuit element caused by the discharge of an electrified charge or the like, and conducting performance test on the integrated circuit element such as conducting input/output inspection of signals by contacting a probe pin with an input terminal or output terminal or the like in the manufacturing process of the tape carrier package.例文帳に追加

テープキャリアパッケージの製造工程の過程において、帯電された電荷の放電等により集積回路素子が静電破壊するのを低減するとともに、入力端子または出力端子にプローブピンを当てて信号の入出力検査を行う等の集積回路素子の性能試験を行うことができるキャリアテープを提供すること。 - 特許庁

To provide a chuck top for a wafer prober using a ceramic substrate which is capable of preventing a malfunction of a integrated circuit caused by noise by removing noise occurring from a resistance heating element or the like, and correctly determining if the integrated circuit or the like is nor mally operating by a continuity test.例文帳に追加

セラミック基板を用いたウエハプローバ用チャックトップにおいて抵抗発熱体等から発生するノイズを除去することにより、ノイズに起因する集積回路の誤動作を防止するとともに、導通テストにより集積回路等が正常に動作しているか否かについて、正確な判定を行うことができるウエハプローバ用チャックトップを提供すること。 - 特許庁

The semiconductor integrated circuit 1 comprising both the functional hardware having the prescribed functions and the CPU for implementing the prescribed functions by executing software programs is provided with both a first storage part 6 for storing test data generated by the CPU for verifying the functions of the semiconductor integrated circuit 1 and a second storage part 7 for storing verification result data on the results of verification on the functions of the semiconductor integrated circuit 1.例文帳に追加

所定の機能を有する機能ハードウェアと、ソフトウェアのプログラムを実行することにより所定の機能を実現するＣＰＵとからなる半導体集積回路１において、ＣＰＵが生成した半導体集積回路１の機能検証を行うためのテストデータを格納する第１の記憶部６と、半導体集積回路１の機能検証の結果に関する検証結果データを格納する第２の記憶部７とを備えるように構成される。 - 特許庁

To substantially cut down an inspection cost by substantially shortening an inspection time in comparison with the past by digitally inspecting a D/A converter and a VCO integrated in a semiconductor chip at the same time, and to simplify a conventional test program for the inspection.例文帳に追加

半導体チップに内蔵されたＤ／ＡコンバータとＶＣＯをデジタル的に同時に検査することで、従来に比べて検査時間を大幅に短縮して検査コストを大幅に削減すると共に、従来の検査用テストプログラムを簡易化する。 - 特許庁

To provide an integrated circuit socket that always maintains a good condition of NDZ including the geometric shape and electric property during the test of IC so as to help soldering of NDZ to PCB precisely, after the IC chip is tested completely.例文帳に追加

ＮＤＺの良好な状態を、幾何学的形状と電気特性とを含め、ＩＣチップが完全にテストされた後、ＮＤＺをＰＣＢに正確に半田付けするのを助けるために、ＩＣテスト中、常に維持する集積回路ソケットを提供する。 - 特許庁