「Memory cell」に関連した英語例文の一覧と使い方(42ページ目) - Weblio英語例文検索

The memory cell comprises a first capacitor and a second capacitor which are electrically coupled to the first memory node and the second memory node, respectively.例文帳に追加

メモリセルは、それぞれ第１の記憶ノードおよび第２の記憶ノードと電気的に結合された第１のキャパシタおよび第２のキャパシタを含む。 - 特許庁

Memory states of a multi-bit memory cell are demarcated, by generating read-out reference signals having levels that constitute boundaries of the memory state.例文帳に追加

記憶状態の境界を構成するレベルの読出し基準信号を発生することにより、複数ビットメモリセルの記憶状態を分界する。 - 特許庁

To provide an ATM device capable of completing the operation of an ATM cell within one cell period and storing the operated ATM cell in a memory.例文帳に追加

本発明は、１セル周期内にＡＴＭセルの演算処理を完了させ、メモリに格納しうるＡＴＭ装置の提供を目的とする。 - 特許庁

When reading data, a specific cell of the reference cell arrays is always activated with respect to an address space having one memory cell as a unit.例文帳に追加

データ読み出し時、１つのメモリセルアレイを単位とするアドレス空間に対して、参照セルアレイのうち特定の参照セルが常時活性化される。 - 特許庁

This circuit is provided with a coincidence detecting circuit 42 for testing whether plural output signals read out from plural memory cell arrays Cell 0-Cell 3 coincide or not.例文帳に追加

複数のメモリセルアレイCell0〜Cell3から読み出した複数の出力信号が一致しているか否かを検査する一致検出回路４２を設ける。 - 特許庁

The boosting voltage of the conductive layer 18 is applied to a non-selective memory cell, and as the memory cell located between the selective memory cell and the bit line has a negative threshold voltage in erasing state, the high-speed transmission of boosting voltage can be accomplished.例文帳に追加

導電層１８の昇圧電圧を非選択メモリセルに伝達し、かつ選択メモリセルとビット線間のメモリセルが消去状態の負のしきい値電圧を有するので、昇圧電圧の伝達を高速に実現できる。 - 特許庁

To reduce variation of threshold voltage of a memory cell after write-in/erasure by suppressing influence due to variation of initial threshold voltage of an insulation film electric charges accumulating type memory cell, and to reduce variation of an electric property of a memory cell.例文帳に追加

絶縁膜電荷蓄積型メモリセルの初期しきい値電圧のばらつきによる影響を抑制して、書込／消去後のメモリセルのしきい値電圧のばらつきを低減し、応じて、メモリセルの電気的特性のばらつきを低減する。 - 特許庁

To obtain a semiconductor device comprising a nonvolatile memory cell which can write data electrically into a select memory cell by tunnel phenomenon in which write disturb phenomenon to a write disable nonselect memory cell can be suppressed or prevented.例文帳に追加

選択メモリセルにデータをトンネル現象によって電気的に書込むことが可能な不揮発性メモリセルを有する半導体装置において、書込み禁止の非選択メモリセルへの書込みディスターブ現象を抑制または防止する。 - 特許庁

Thus, a plurality of crosspoint type two-dimensional memory cell arrays are formed on a face vertical to the substrate, and the second electrodes of the plurality of two-dimensional memory cell arrays are electrically connected to each other, thereby forming a three-dimensional memory cell arrays.例文帳に追加

これにより基板に垂直な面上においてクロスポイント型の２次元メモリセルアレイが複数形成され、複数の２次元メモリセルアレイの第２電極同士が電気的に接続することで３次元的なメモリセルアレイが形成されている。 - 特許庁

The cell array region Ar1 is appropriate as a buffer memory region suitable for frequently writing/reading, and the cell array region Ar2 is appropriate as a multivalent memory region of which data storage amount per a single memory cell is increased.例文帳に追加

セルアレイ領域Ａｒ１は頻繁に書込／読出しを行うのに適したバッファメモリ領域として適しており、セルアレイ領域Ａｒ２は単一メモリセル当りのデータ記憶量を高くした多値記憶領域として適している。 - 特許庁

The program operation is started from one processing prior to the processing determined that it is interrupted, and a memory cell of an unstable status is returned to a stable memory cell by overwriting data to the memory cell of inadequate writing (step S2).例文帳に追加

その中断されたと判定された処理の一つ前の処理からプログラム動作を開始し、書き込みが不十分であるメモリセルにデータを上書きすることによって、不安定な状態のメモリセルを安定したメモリセルに戻す（ステップＳ２）。 - 特許庁

The received address signals are used not to specify the memory cell in the wafer level test mode, but to specify the shift distance (or jump distance) from the presently selected memory cell to the memory cell to be selected next.例文帳に追加

入力されたアドレス信号は、ウェーハレベルテストモードの間、メモリセルを指定するために使用されるのではなく、現在選択されたメモリセルから次に選択されるメモリセルまでの移動距離(またはジャンプ距離)を指定するために使用される。 - 特許庁

To suppress a data reading precision from being degraded due to production variation in reference cell characteristics and deterioration with age in a nonvolatile semiconductor memory device for executing data readout by access comparison between a selective memory cell and a reference memory cell.例文帳に追加

選択メモリセルとリファレンスメモリセルとのアクセス比較によってデータ読出を実行する不揮発性半導体記憶装置において、リファレンスセル特性の製造ばらつきおよび経時劣化に対応して、データ読出精度の悪化を抑制する。 - 特許庁

To provide a nonvolatile semiconductor storage apparatus in which it is suppressed that a resistance value of a valuable resistance element included in a memory cell is changed by a voltage pulse applied to the memory cell and defective read-out is caused at the time of read-out of a memory cell array.例文帳に追加

メモリセルアレイの読み出し時にメモリセルに印加される電圧パルスによってメモリセルに含まれる可変抵抗素子の抵抗値が変化して読み出し不良に陥るのを抑制した不揮発性半導体記憶装置を提供する。 - 特許庁

The built-in redundancy analysis circuit 400 determines a defective address to be replaced by a plurality of spare memory cell rows and spare memory cell columns, according to the detected result of an address signal from the built-in self-testing circuit 300 and a defective memory cell.例文帳に追加

ビルトイン冗長解析回路４００は、ビルトインセルフテスト回路３００からのアドレス信号と不良メモリセルの検出結果とに応じて、各複数の予備メモリセル行および予備メモリセル列で置換するべき不良アドレスを決定する。 - 特許庁

A constant current circuit 1 and a non-volatile memory cell 2 are connected in series, and writing is performed in the non-volatile memory cell in a write state in a read or retention mode using the connecting point of the constant current circuit 1 and the non-volatile memory cell 2 as an output.例文帳に追加

定電流回路１と不揮発性メモリセル２を直列接続し、前記両者の接続点を出力とし、読出、もしくは保持モードにおいて、ＷＲＩＴＥ状態の不揮発性メモリセルには書き込みがおきる。 - 特許庁

Next, by applying a dummy read voltage lower than a predetermined read voltage to each selected memory cell and conducting each unselected memory cell, a charge of a bit line connected to a selected memory cell having a threshold voltage sufficiently lower than the read voltage is discharged through the selected memory cell and a common source line.例文帳に追加

次に、所定の読み出し電圧より低いダミー読み出し電圧を各選択メモリセルに印加しかつ各非選択メモリセルを導通させることにより、読み出し電圧より十分に低いしきい値電圧を有する選択メモリセルに接続されたビット線の電荷を当該選択メモリセル及び共通ソース線を介して放電する。 - 特許庁

When the pair of dummy bit lines is driven by the dummy memory cell for self-timing, as the dummy memory cell for load is fixed to a state being different from that of the dummy memory cell for self-timing, it is prevented that drive of the pair of dummy bit lines is excessively quickened by a leak current of the dummy memory cell for load as conventionally.例文帳に追加

セルフタイミング用ダミーメモリセルによりダミービット線対が駆動される時，負荷用ダミーメモリセルがセルフタイミング用ダミーメモリセルと異なる状態に固定されているので，従来例のように負荷用ダミーメモリセルのリーク電流によりダミービット線対の駆動を過剰に早めてしまうことが防止される。 - 特許庁

The invention includes the semiconductor device having a memory cell array having a nonvolatile memory cell, a page (region) included in the memory cell array and storing page data (region data), a WR latch circuit (first storage part) storing data from the memory cell array and after that outputting the data to the outside and a control circuit, and its control method.例文帳に追加

本発明は、不揮発性メモリセルを有するメモリセルアレイと、メモリセルアレイに含まれ、ページデータ（領域データ）を記憶するページ（領域）と、メモリセルアレイからデータを格納し、その後データを外部に出力するＷＲラッチ回路（第１記憶部）と制御回路を有する半導体装置とその制御方法である。 - 特許庁

The method for deciding the write current for the magnetic memory cell includes a step for supplying test write current for the test magnetic memory cell, a step for determining the response to the switching for the test magnetic memory cell by detecting a magnetization state for the test magnetic memory cell and a step for generating the write current having the quantity dependent on the switching response.例文帳に追加

磁気メモリセルのための書込み電流を決定するための方法は、テスト磁気メモリセルにテスト書込み電流を供給するステップと、テスト磁気メモリセルの磁気状態を検知してテスト磁気メモリセルの切替え応答を判定するステップと、切替え応答に依存する量を有する書込み電流を生成するステップを含む。 - 特許庁

Each of the plurality of the memory cell arrays has a plurality of word lines each of which corresponds to each of the rows of the memory cells in the memory cell array and connected to the memory cells of the corresponding row, The number of memory cells connected to each of the plurality of cell plate lines is larger than the number of memory cells connected to any of the plurality of word lines.例文帳に追加

前記複数のメモリセルアレイは、それぞれ、当該メモリセルアレイの前記複数のメモリセルの各行にそれぞれ対応し、対応する行のメモリセルに接続された複数のワード線を有し、前記複数のセルプレート線のそれぞれに接続されたメモリセルの数は、前記複数のワード線のいずれに接続されたメモリセルの数より大きい。 - 特許庁

A memory cell array information generation part 3 acquires connection information defining connection relationships between the physical terminals of the memory cells, and according to the connection information, assigns node names to the physical terminals of the memory cells to generate memory cell array information representing the node names of all the memory cells.例文帳に追加

メモリセルアレイ情報生成部３は、メモリセルの物理端子の接続関係を定めた接続情報を取得して、接続情報に基づいて、メモリセルの物理端子にノード名を割当てて、すべてのメモリセルのノード名を表わしたメモリセルアレイ情報を生成する。 - 特許庁

The device has a memory cell array 1 including at least one memory cell, an address memory part 8 including address information, an address discriminating circuit 9 discriminating coincidence of an input address and address information in the address memory part and outputting the result, and a writing or erasing voltage generating circuit 4 for the memory cell.例文帳に追加

少なくとも１つのメモリセルを含むメモリセルアレイ１と、アドレス情報を含むアドレス記憶部８と、入力アドレスと前記アドレス記憶部内のアドレス情報との一致を判定しその結果を出力するアドレス判定回路９と、前記メモリセルへの書込み又は消去電圧発生回路４とを有する。 - 特許庁

The semiconductor memory apparatus is provided with a memory cell array in which a plurality of memory cells are arranged and a sense amplifier circuit for reading out data of the memory cell array, exclusive OR operation processing is performed between read-out data of the memory cell array and expected value data supplied from the outside in the sense amplifier circuit.例文帳に追加

半導体記憶装置は、複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うためのセンスアンプ回路とを備え、前記センスアンプ回路内で、前記メモリセルアレイの読み出しデータと外部から供給された期待値データとの間で排他的論理和演算処理が行われる。 - 特許庁

The memory is provided with; a memory core section comprising a plurality of cell array blocks equipped with a plurality of nonvolatile memory cells, a plurality of word lines, and a plurality of bit lines; and a means to erase data simultaneously in a plurality of memory cells in one cell array block and write data in the plurality of memory cells in the plurality of cell array blocks simultaneously.例文帳に追加

複数の不揮発性のメモリセルと複数のワード線と複数のビット線を備えたセルアレイブロックを複数有するメモリコア部と、１つのセルアレイブロック内の複数のメモリセルについて同時にデータを消去し、複数のセルアレイブロック内の複数のメモリセルに同時にデータを書込む手段とを具備する。 - 特許庁

Data to be written into a memory cell MC or a selection cell, into which the data is written, is latched in a latch circuit L1 and data in the memory cell MC or a neighbored cell, having a bit line BL in common with the selection cell and positioned at a neighbored position, is latched in a latch circuit L2.例文帳に追加

データを書き込むメモリセルＭＣである選択セルに書き込むべきデータを、ラッチ回路Ｌ１にラッチするとともに、この選択セルとビット線ＢＬを共有し、且つ、隣接する位置にあるメモリセルＭＣである隣接セルのデータをラッチ回路Ｌ２にラッチしておく。 - 特許庁

To provide a cross point type ferroelectric memory in which the distortions of memory cell arrays arranged in each layer are reduced and which has high quality, in the cross point type ferroelectric memory in which a plurality of layers of the memory cell arrays composed of ferroelectric capacitors are laminated.例文帳に追加

強誘電体キャパシタからなるメモリセルアレイが、複数層積層されたクロスポイント型強誘電体メモリにおいて、各層に配置されたメモリセルアレイのひずみが少なく、高品質なクロスポイント型強誘電体メモリを提供する。 - 特許庁

Also, a control circuit 12 has a pointer 17 designating an address of a memory cell, and performs processing in which it is decided whether data in the memory cell satisfies retrieving conditions or not in a flash memory device when data inside a flash memory device is retrieved.例文帳に追加

また、制御回路１２はメモリセルのアドレスを指定するポインタ１７を有し、フラッシュメモリ装置内部のデータの検索に際しメモリセル内のデータが検索條件を満すかどうかを判断する処理をフラッシュメモリ装置内で実行する。 - 特許庁

To provide a ferroelectric memory device where the deterioration of a memory holding characteristic caused by a depolarizing field is suppressed, the size of a memory cell is reduced and the memory cell is integrated at high density and to provide a manufacturing method of the device.例文帳に追加

減分極電界によるメモリ保持特性の劣化を抑制するとともに、メモリセルのセルサイズを狭小化して、前記メモリセルを高密度に集積させた強誘電体メモリデバイス、及びその製造方法を提供する。 - 特許庁

A plurality of memory cells of the nonvolatile semiconductor memory device includes a data storage memory cell, and a flag memory cell of a writing or reading operation used for storing flag information indicating a writing operation state or an erasing operation state.例文帳に追加

不揮発性半導体記憶装置の複数のメモリセルには、データ格納メモリセルと、書込み動作状態または消去動作状態を示すフラグ情報の格納に用いられる書込み動作または消去動作のフラグメモリセルが含まれる。 - 特許庁

In the memory cell forming region for a phase change memory wherein a MISFET is used as a memory cell selecting transistor QM, a phase change material layer CG is common to the memory cells comprising resistance elements R using the phase change material.例文帳に追加

ＭＩＳＦＥＴをメモリセル選択用トランジスタＱＭとして用いる相変化メモリのメモリセル形成領域において、相変化材料を用いた抵抗素子Ｒからなるメモリセルの相変化材料層ＣＧを共通化する。 - 特許庁

Data to be written into the memory cell array 1 are stored in the memory cell array 1 by using the memory cells MC of which the set state and reset state are transferrable and the memory cells MC in the permanent state, respectively at least one by one.例文帳に追加

メモリセルアレイ１に書き込まれるデータは、セット状態及びリセット状態の遷移が可能なメモリセルＭＣ及びパーマネント状態のメモリセルＭＣをそれぞれ少なくとも１つずつ用いてメモリセルアレイ１内に記憶される。 - 特許庁

Memory cells are arranged so that data of one bit is stored by memory cells (MC1, MC2) of two bits, a plate electrode (CP) of a memory cell capacitor and a gate electrode (WL0-WL3) of a memory cell transistor are formed by the same manufacturing process.例文帳に追加

２ビットのメモリセル（ＭＣ１，ＭＣ２）で１ビットのデータを記憶するようにメモリセルを配置し、メモリセルキャパシタのセルプレート電極（ＣＰ）とメモリセルトランジスタのゲート電極（ＷＬ０−ＷＬ３）を同一製造工程で形成する。 - 特許庁

A memory cell is constituted by connecting a transistor in parallel or series to an organic element having an organic compound layer, and each memory cell is connected in series or parallel to constitute a NAND memory or a NOR memory.例文帳に追加

有機化合物層を有する有機素子にトランジスタを並列または直列に接続したメモリセルを構成し、そのメモリセルを直列または並列に接続することによって、ＮＡＮＤ型メモリまたはＮＯＲ型メモリを構成する。 - 特許庁

A semiconductor memory device includes first and second memory cells each including a variable resistance element 19 and a diode D and having a pillar shape, and an insulating layer 20 provided between the first memory cell and the second memory cell and including a void 21.例文帳に追加

半導体記憶装置は、可変抵抗素子１９及びダイオードＤを有し、かつピラー状の第１及び第２のメモリセルと、第１のメモリセル及び第２のメモリセル間に設けられ、かつボイド２１を有する絶縁層２０とを含む。 - 特許庁

To provide a non-voltage semiconductor memory unit, which can read data of a spare memory cell array with priority to a main memory array in which a physical address of a memory cell array comprising NAND structure, is precedent and to provide data reading method used for the unit.例文帳に追加

ＮＡＮＤ構造からなるメモリセルアレイの物理的アドレスが先にあるメインメモリアレイより先にスペアメモリアレイのデータを優先的にリードできる不揮発性半導体メモリ装置及びこれに用いるデータリード方法を提供する。 - 特許庁

The memory device has a memory cell array having a plurality of memory unit regions selected by an address, a plurality of input/output terminals, and input/output units provided between the memory cell array and the plurality of input/output terminals.例文帳に追加

メモリ装置は，アドレスにより選択される複数のメモリ単位領域を有するメモリセルアレイと，複数の入出力端子と，メモリセルアレイと複数の入出力端子との間に設けられる入出力ユニットとを有する。 - 特許庁

A first control signal CS1 for activating a first memory device 10, and a command signal CMD, an address signal ADD, and a data signal DAT for performing access to the memory cell array 100 are input to a first memory device 10 having a memory cell array 100.例文帳に追加

メモリセルアレイ１００を有する第１メモリ装置１０に、第１メモリ装置１０を活性化するための第１制御信号CS1、メモリセルアレイ１００にアクセスするためのコマンド信号CMD、アドレス信号ADD、及びデータ信号DATを入力する。 - 特許庁

The data read-out circuits (5-8) identify the first data (D_1) stored in the first memory cell (C_i1) from a reference cell electrical state of the reference cell (R_i, R_ef) and a first electrical state of the first memory cell (C_i1).例文帳に追加

データ読み出し回路（５〜８）は、リファレンスセル（Ｒ_ｉ、Ｒ_ｅｆ）が有するリファレンスセル電気的状態と第１メモリセル（Ｃ_ｉ１）が有する第１電気的状態とから、第１メモリセル（Ｃ_ｉ１）に記憶されている第１データ（Ｄ_１）を同定する。 - 特許庁

In one embodiment, the memory cell can be defined as a single cross point.例文帳に追加

一実施形態では、メモリセルは、単一のクロスホ゜イント（交点）とすることができる。 - 特許庁

A self discharging electrical quantity memory table 6 records a self discharging electrical quantity of the cell.例文帳に追加

自己放電量メモリテーブル６は、上記電池の自己放電量を記録する。 - 特許庁

A read electric potential Vgr is given to a control gate electrode of the memory cell M1.例文帳に追加

メモリセルＭ１のコントロールゲート電極には、読み出し電位Ｖｇｒを与える。 - 特許庁

Next, data check of the memory cell array 30 is performed and an abnormal/normal state is discriminated.例文帳に追加

次に、メモリセルアレイ３０のデータチェックを行って異常の有無を判定する。 - 特許庁

To prevent collapse of lines positioned at the both ends of an element region of a memory cell.例文帳に追加

メモリセルの素子領域の両端部に位置するラインの倒れを防止する。 - 特許庁

To prevent reduction of read margin of data held in a ferroelectric memory cell.例文帳に追加

強誘電体メモリセルに保持されたデータの読み出しマージンの低下を防止する。 - 特許庁