「N layer」に関連した英語例文の一覧と使い方(32ページ目) - Weblio英語例文検索

An n-type source layer 10 shallowly formed by diffusion formation is arranged at the p-type base layer 4 so that the thyristor may not be latched-up, and a cathode electrode 11 is formed in such a manner that it contacts to the p-type drain layer 9 and the n-type source layer 10, simultaneously.例文帳に追加

ｐ型ベース層４には、サイリスタがラッチアップしないように浅く拡散形成されたｎ型ソース層１０が設けられ、カソード電極１１はｐ型ドレイン層９とｎ型ソース層１０に同時にコンタクトして形成される。 - 特許庁

A first diffusion layer 8 having P type conductivity, a second diffusion layer 9 having N^+ type conductivity, and a third diffusion layer 10 having N^+ type conductivity are formed from the surface of the epitaxial layer 7 down to a specified depth.例文帳に追加

エピタキシャル層７の表面から一定の深さにかけて、導電型がＰ型である第１拡散層８、導電型がＮ^＋型である第２拡散層９、および導電型がＮ^＋型である第３拡散層１０が形成されている。 - 特許庁

In the p-type base layer 4, a shallow diffusion-formed n-type source layer 10 is provided to prevent the thyristor from latching up, and the p-type drain layer 9 and the n-type source layer 10 are simultaneously contacted to form a cathode electrode 11.例文帳に追加

ｐ型ベース層４には、サイリスタがラッチアップしないように浅く拡散形成されたｎ型ソース層１０が設けられ、カソード電極１１はｐ型ドレイン層９とｎ型ソース層１０に同時にコンタクトして形成される。 - 特許庁

A semiconductor crystal comprising an n-type InP buffer layer 2, an undoped GaInAs light-absorbing layer 3, an undoped InP diffusion buffer layer 4 and a p-type InP window layer 5 is successively grown on an n-type InP substrate 1.例文帳に追加

ｎ型ＩｎＰ基板１上に、ｎ型ＩｎＰバッファ層２、アンドープＧａＩｎＡｓ光吸収層３、アンドープＩｎＰ拡散バッファ層４、およびｐ型ＩｎＰ窓層５からなる半導体結晶を順に成長させた。 - 特許庁

An n-AlGaInP clad layer 204, an active layer 206, a p-AlGaInP clad layer 208 and a p-AlGaAs current diffusion layer 210 are sequentially laminated on an n-GaAs substrate 202 so as to have a current constriction mesa structure.例文帳に追加

ｎ−ＧａＡｓ基板２０２上に、順次、ｎ−ＡｌＧａＩｎＰクラッド層２０４、活性層２０６、ｐ−ＡｌＧａＩｎＰクラッド層２０８、ｐ−ＡｌＧａＡｓ電流拡散層２１０が電流狭窄メサ構造に積層される。 - 特許庁

It comprises construction laminated in turn with n-InP clad layer 2, GRIN-SCH-MQW active layer 3, p-InP clad layer 4, p-InGaAsP contact layer 5, and p-side electrode 6 on an n-InP substrate 1.例文帳に追加

ｎ−ＩｎＰ基板１上に、順次ｎ−ＩｎＰクラッド層２、ＧＲＩＮ−ＳＣＨ−ＭＱＷ活性層３、ｐ−ＩｎＰクラッド層４、ｐ−ＩｎＧａＡｓＰコンタクト層５、ｐ側電極６を積層した構造を有する。 - 特許庁

Clearance (first distance 11) between a P type isolation diffusion layer 30 and the heavily doped N type diffusion layer 10 is set shorter than the clearance (second distance 12) between the P type isolation diffusion layer 30 and the heavily doped N type diffusion layer 9.例文帳に追加

さらに、Ｐ型分離拡散層３０と高濃度Ｎ型拡散層１０との離間距離（第１の距離１１）をＰ型分離拡散層３０と高濃度Ｎ型拡散層９との離間距離（第２の距離１２）に比べて短くする。 - 特許庁

The pn junction diode 22a for temperature detection is formed with an n-type diffusion layer 21 formed in the p-type diffusion layer 20 as a cathode region, and a P^+ diffusion layer 19b formed in the n-type diffusion layer 21 as an anode region.例文帳に追加

温度検出用ＰＮ接合ダイオード２２ａは、Ｐ型拡散層２０内に形成されるＮ型拡散層２１をカソード領域とし、Ｎ型拡散層２１内に形成されるＰ＋拡散層１９ｂをアノード領域とする。 - 特許庁

An n-type epitaxial layer 2 is formed on an n-type silicon substrate 1, and an insulating layer 6 is provided on the epitaxial layer 2 where a taper 6 is formed for thinning toward the side of an opening 7 while the insulating layer has the opening 7.例文帳に追加

ｎ型のシリコン基板１上にｎ型のエピ層２が形成され、エピ層２上に、開口部７を有し、かつ、開口部７側に向かって薄くなるようにテーパ部６が形成された絶縁層６が設けられている。 - 特許庁

In the interface of the n-type AlGaN electron-donor layer 3 and the n-type InAlGaN cap layer 4, the bottoms of the conduction bands of the two layers substantially are uninterrupted.例文帳に追加

ｎ型ＡｌＧａＮ電子供給層３とｎ型ＩｎＡｌＧａＮキャップ層４との界面において、それぞれの伝導帯の下端が実質的に連続する。 - 特許庁

Then, an n-type collector diffusion layer 14 connected to an input/output line 21 is extracted from among n-type diffusion layers in contact with the p-type diffusion layer 11.例文帳に追加

次に、Ｐ型拡散層１１と接しているＮ型拡散層のうち、入出力ライン２１と接続されているＮ型コレクタ拡散層１４を抽出する。 - 特許庁

A low concentration layer 102 composed of low concentration n-type SiC is formed on one surface of a high concentration layer 101 composed of high concentration n-type SiC.例文帳に追加

高濃度のｎ型ＳｉＣからなる高濃度層１０１の一方の表面上には、低濃度のｎ型ＳｉＣからなる低濃度層１０２が形成されている。 - 特許庁

The carrier concentration of the n-type Al_yGa_(1-y)As second clad layer 14 is lower than the carrier concentration of the n-type Al_yGa_(1-y)As first clad layer 13.例文帳に追加

ｎ型Ａｌ_ｙＧａ_（１−ｙ）Ａｓ第２クラッド層１４のキャリア濃度は、ｎ型Ａｌ_ｙＧａ_（１−ｙ）Ａｓ第１クラッド層１３のキャリア濃度に比べて低くなっている。 - 特許庁

To provide a semiconductor light-emitting device which has a reduced operating voltage by improving an ohmic contact between an n-type layer and an n-side electrode of a ZnO-based compound semiconductor layer.例文帳に追加

ＺｎＯ系化合物半導体層のｎ型層とｎ側電極とのオーミックコンタクトを改良し、動作電圧を下げる半導体発光素子を提供する。 - 特許庁

A tilt 8 is arranged on one side of each n^+-type diffusion layer 3.例文帳に追加

そして、すべてのｎ^＋型拡散層３の片側に傾斜８が設けられている。 - 特許庁

This region 4 is turned into a gettering layer, and a leakage current in the memory cell is reduced.例文帳に追加

このn型領域４がゲッタリング層となり、メモリセルのリーク電流を低減する。 - 特許庁

The intermediate barrier layer is positioned between the first and the n-th barrier layers.例文帳に追加

中間障壁層は、第１障壁層と第ｎ障壁層との間に位置する。 - 特許庁

On the surface 1A, an N-type semiconductor layer 2 and a P-type semiconductor layer 3 are sequentially grown epitaxially to form a P-N junction surface 5 which contributes to light emission.例文帳に追加

この表面１Ａ上に、Ｎ型半導体層２およびＰ型半導体層３を順にエピタキシャル成長させて、発光に寄与するＰＮ接合面５が形成されている。 - 特許庁

An SiNx film 109 serving as a passivation film and an anti-reflective film for incident light is formed on the n^++ diffusion layer 107 and the n^+ diffusion layer 108.例文帳に追加

Ｎ＋＋拡散層１０７及びＮ＋拡散層１０８上に、パッシベーション膜および入射光の反射防止膜として機能するＳｉＮｘ膜１０９を形成する。 - 特許庁

An arrangement pattern of the n-type low-density semiconductor layer 34a and the n-type ultra-low-density semiconductor layer 34b is independent of an arrangement pattern of a gate electrode structure.例文帳に追加

ｎ型低濃度半導体層３４ａおよびｎ型極低濃度半導体層３４ｂの配置パターンは、ゲート電極構造の配置パターンから独立している。 - 特許庁

A collector n^+-type diffusion layer 16 is arranged between the neighbored base emitter regions.例文帳に追加

隣接するベース・エミッタ領域の間にコレクタＮ＋拡散層１６を配置する。 - 特許庁

By such a way, the regions 5 are respectively constituted of a shallow junction of an N+ layer 5a and a deep junction of an N+ layer 5b in the state corresponding to phosphorus impurity concentration distributions.例文帳に追加

こうすることにより、ソース・ドレイン拡散領域５は、リンの不純物濃度分布に対応して、浅い接合のｎ^+層５ａと深い接合のｎ^+層５ｂとで構成される。 - 特許庁

Then, a MOS transistor structure is manufactured on the surface of the n^- high resistance layer 4.例文帳に追加

続いて、ｎ−高抵抗層４の表面にＭＯＳトランジスタ構造を作製する。 - 特許庁

The height of the Schottky barrier between the Schottky electrode 5 and the n^- semiconductor layer 2 is higher than the height of a Schottky barrier between the Schottky electrode 3 and the n^- semiconductor layer 2.例文帳に追加

ショットキー電極５とｎ^-半導体層２との間のショットキー障壁の高さはショットキー電極３とｎ^-半導体層２との間のショットキー障壁の高さよりも低い。 - 特許庁

To prevent the lowering in breakdown voltage near the end of an N type emitter layer.例文帳に追加

Ｎ型エミッタ層の端部付近において降伏電圧が低下することを抑える。 - 特許庁

A capacity C1 is provided among the n+ policrystalline silicon film 16, the first p-well layer 13, the first n-well layer 11, and a p-type silicon substrate 10.例文帳に追加

Ｎ＋多結晶シリコン膜１６と第１のＰウエル層１３、第１のＮウエル層１１、及びＰ型シリコン基板１０の間に容量Ｃ１が設けられている。 - 特許庁

Then, phosphor etc. is ion-doped using the gate electrode 7a and the spacer 8a as masks to form an N+ type drain layer 11 is formed in the N type embedded drift layer 5.例文帳に追加

次に、ゲート電極７ａ及びスペーサー８ａをマスクとしてリン等をイオン注入しＮ型埋め込みドリフト層５内にＮ＋型ドレイン層１１を形成する。 - 特許庁

Then a reverse-side support substrate layer is etched at a position opposed to the piezo resistance, and an N-type dopant is ion-implanted over the entire surface from the reverse side to form an N+ layer.例文帳に追加

その後、裏面側の支持用基板層のピエゾ抵抗の対向位置をエッチングし、裏面側から全面にＮ型ドーパントをイオン注入し、Ｎ＋層を形成する。 - 特許庁

An opening 7A comprises an n^--type silicon layer 8 and an n^+-type silicon layer 8a arranged so as to bulge out from an opening 6A until reaching the sidewall of a nitride film 7.例文帳に追加

開口部７Ａにおいて窒化膜７の側壁に達するまで開口部６Ａからせり出すように設けられるｎ^-型シリコン層８およびｎ^+型シリコン層８ａを有する。 - 特許庁

The upper surface of the N-type extension diffusion layer of the semiconductor substrate is flat.例文帳に追加

半導体基板におけるＮ型エクステンション拡散層の上面は平坦である。 - 特許庁

The method also comprises the step of forming a first electrode 15 on the second N-type semiconductor layer 7.例文帳に追加

そして、第２Ｎ型半導体層７上に第１電極１５を形成する。 - 特許庁

A polycrystalline silicon film 7 and a silicide film 8 on the n-type diffusion layer 5 are provided over the n-type diffusion layer 5, the sidewall film 6 and the element isolation film 3.例文帳に追加

ｎ型拡散層５の上の多結晶シリコン膜７およびシリサイド膜８は、ｎ型拡散層５、側壁膜６、及び素子分離膜３にまたがって設けられる。 - 特許庁

A p-type channel well region 3 is formed in the surface layer part of an n-type epitaxial layer 2 on an n+-substrate 1 and a V-shaped groove 4 is formed in the region 3.例文帳に追加

ｎ^+ 型基板１の上のｎ型エピタキシャル層２の表層部にはチャネルｐウエル領域３が形成され、ｐウエル領域３にはＶ字型溝４が形成されている。 - 特許庁

In the intermediate n-layer 13 of low specific resistance, p-regions 15 are formed at specified intervals, protruding slightly into the upper-part n- layer 14 of high specific resistance.例文帳に追加

その低比抵抗の中間ｎ層１３内にはｐ領域１５が所定の間隔をもって形成され、高比抵抗の上部ｎ^- 層１４内に少し突き出ている。 - 特許庁

When the floating gate 7a holds electrons, a negative voltage is applied to a back gate of the memory cell portion (a), the N well layer 23, and the source N+ layer 4.例文帳に追加

フローティングゲート７ａに電子が保持されている場合は、非読み出し時に、メモリセル部ａのバックゲート、Ｎウェル層２３、及びソースＮ＋層４に負電圧を印加する。 - 特許庁

The n^+ diffusion layer 8b forms a p-n junction with a Zener breakdown, which is apart from the field oxide film 7, to a p diffusion layer 6b.例文帳に追加

ｎ^+拡散層８ｂは、ｐ拡散層６ｂとツェナー降伏が生じるｐｎ接合を構成し、ツェナー降伏が生じるｐｎ接合は、フィールド酸化膜７から離れている。 - 特許庁

An insulating film is not formed on the wall surface of the trench 120 touching an n^+-type buffer layer 30 and the conductive material 10 is conducting with the n^+-type buffer layer 30.例文帳に追加

トレンチ１２０のｎ^+型のバッファ層３０と接する壁面には絶縁膜が形成されておらず、導電性材料１０はｎ^+型のバッファ層３０と導通している。 - 特許庁

On a P-type single crystal silicon substrate 50, an N-type epitaxial silicon layer 51 is grown, and a P-type well area 52 is formed in this N-type epitaxial silicon layer 51.例文帳に追加

Ｐ型単結晶シリコン基板５０上にＮ型のエピタキシャル・シリコン層５１を成長させ、このエピタキシャル・シリコン層５１内にＰ型ウエル領域５２を設ける。 - 特許庁

An n layer 11a as a component of a drain of an EEPROM memory cell 41 is simultaneously formed together with the n layer 11a of another element 42b of a mask ROM 42.例文帳に追加

ＥＥＰＲＯＭメモリセル４１のドレインの構成要素であるｎ層１１ａと共に、マスクＲＯＭ４２の他方の素子４２ｂのｎ層１１ａを同時に形成する。 - 特許庁

The semiconductor layer constituting the transdermal treatment member layer 10 is formed by mixing N-type or P-type or N and P mixed type semiconductor powder with an adhesive or the like.例文帳に追加

経皮治療部材層１０を構成する半導体層は、接着剤等にＮ型、またはＰ型、または両者混合の半導体のパウダーを混入させる。 - 特許庁

The impurity layer 120 contains n-type impurities, p-type impurities, and oxygen.例文帳に追加

不純物層１２０は、ｎ型不純物とｐ型不純物と酸素とを含んでいる。 - 特許庁

A multiple layer 5 is formed on the bottom and side surfaces of the trench 4 and on the layer 3 between the trenches 4, in which n^- layers 5a and n^+ layers 5b are alternately laminated.例文帳に追加

トレンチ４の底面と側面およびトレンチ４間のベース層３の上面に多重層５が形成され、ｎ^-層５ａとｎ^+層５ｂが交互に配されている。 - 特許庁

The n-type electrode Ni layer is covered by a gold-plated film 6 having a thickness of 15 μm.例文帳に追加

このＮ型電極Ｎｉ層を厚さ１５μｍの金メッキ膜６で被覆する。 - 特許庁

Further, an n-type impurity region 9 is formed in the semiconductor layer 3.例文帳に追加

また、半導体層３内にはｎ型の不純物領域９が形成されている。 - 特許庁

The enhancement mode FET device (10) is provided which uses a strained N-doped InAlAs charge shield layer (22) deposited on an intrinsic InAlAs barrier layer (20).例文帳に追加

真性のＩｎＡｌＡｓバリヤー層（２０）上に堆積されたひずみ（strained）N−ドープＩｎＡｌＡｓ電荷シールド層（２２）を用いるエンハンスメントモードＦＥＴデバイス（１０）が開示される。 - 特許庁