「P-buffer」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

In the manufacturing method of a semiconductor laser, there are formed by an MOCVD method successively on an n-type substrate 101 an n-type buffer layer 102, an n-type clad layer 103, an active layer 104, a first p-type clad layer 105, a p-type etching stop layer 106, and a second p-type clad layer 107.例文帳に追加

ｎ型基板１０１上に、ＭＯＣＶＤ法により、ｎ型バッファ層１０２、ｎ型クラッド層１０３、活性層１０４、ｐ型第１クラッド層１０５、ｐ型エッチングストップ層１０６、およびｐ型第２クラッド層１０７を、順次形成する。 - 特許庁

A semiconductor laser device 50 is equipped with a laminated structure composed of an N-type buffer layer 52, an N-type clad layer 53, an active layer 54, a P-type clad layer 55, a P-type intermediate layer 56, and a P-type cap layer 57 which are successively and epitaxially grown on an N-type substrate 51.例文帳に追加

本半導体レーザ素子５０は、ｎ型基板５１上に、順次、エピタキシャル成長させた、ｎ型バッファ層５２、ｎ型クラッド層５３、活性層５４、ｐ型クラッド層５５、ｐ型中間層５６、及びｐ型ｓキャップ層５７の積層構造を備える。 - 特許庁

An impedance controller 10 latches P-channel control signals PCNT5-PCNT1 to change P-channel impedance control signals PCNTY5-PCNTY1 when P-channel transistors PTr5-PTr1 in an output buffer 30 with an impedance control turn off.例文帳に追加

インピーダンス制御部１０は、インピーダンス・コントロール付き出力バッファ３０のＰチャンネルトランジスタＰＴｒ５〜ＰＴｒ１がオフになる時にＰチャンネル制御信号ＰＣＮＴ５〜ＰＣＮＴ１をラッチしてＰチャンネルインピーダンスコントロール信号ＰＣＮＴＹ５〜ＰＣＮＴ１を変化させる。 - 特許庁

In the p-type channel FET region 3, a buffer layer 15 being in contact with a bottom surface of a channel layer 16 has a single-layer structure which is constituted of only a second buffer layer 15B having a wider bandgap than the channel layer 16.例文帳に追加

ｐ型チャネルＦＥＴ領域３において、チャネル層１６の下面に接するバッファ層１５が、チャネル層１６よりも広いバンドギャップを有する第２バッファ層１５Ｂだけで構成された単層構造となっている。 - 特許庁

In this cathode film 24, a portion contacting the n^-SiC substrate 29 is formed as a high-density n^+ buffer area 25, a p-base area 27 is formed next to this buffer area and an n+ source area 26 is formed to this base area.例文帳に追加

このカソード膜２４において、ｎ^-ＳｉＣ基板２９と接触する部分が高濃度のｎ^+バッファ領域２５となり、その隣にｐベース領域２７を形成し、さらにその隣にｎ^+ソース領域２６を形成する。 - 特許庁

A junction field effect transistor 20 comprises an n-type semiconductor layer 1 including a channel region, a buffer layer 3 formed on the channel region, and p^+ regions 4a and 4b formed on the buffer layer 3.例文帳に追加

接合型電界効果トランジスタ２０は、チャネル領域を有するｎ型の半導体層１と、チャネル領域の上に形成された緩衝層３と、緩衝層３の上に形成されたｐ^+領域４ａ，４ｂとを備えている。 - 特許庁

A cylindrical buffer part 74 projecting from the flexible membrane part 62B for surrounding the openings upon the flexural deformation of the flexible membrane part is provided to the valve part 70, and a projection height Q of the cylindrical buffer part is set larger than a wall thickness P thereof.例文帳に追加

該弁部７０に、可撓性膜部６２Ｂの膜面から突出してその撓み変形時に上記開口を取り囲む筒状緩衝部７４を設け、その突出高さＱを肉厚Ｐよりも大きく形成する。 - 特許庁

The voltage applied to the buffer circuit is reduced by separately providing buffer circuits connected to gate electrodes of an N channel transistor and a P channel transistor which are connected to scanning lines and by making respective driving voltages different.例文帳に追加

走査線につながるＮチャネル型トランジスターとＰチャネル型トランジスターのゲート電極に繋がるバッファ回路を別個に設け、それぞれの駆動電圧を異なったものとすることでバッファ回路にかかる電圧を低減する。 - 特許庁

A photoelectric element 10 comprises a light absorbing layer 16 being a p-type semiconductor layer, a buffer layer 18, and a window layer 20, and the light absorbing layer 16, the buffer layer 18, and the window layer 20 are provided in this order.例文帳に追加

ｐ型半導体層である光吸収層１６と、バッファ層１８と、窓層２０と、を備え、光吸収層１６、バッファ層１８及び窓層２０がこの順に設けられている光電素子１０。 - 特許庁

An optical semiconductor element comprises: a metal support; an amorphous buffer layer disposed on the metal support; a crystalline adhesion layer that is disposed on the buffer layer and is composed of the same element as the element contained in the buffer layer; and an optical semiconductor stack that is disposed above the adhesion layer and has a p-n junction.例文帳に追加

金属支持体と、前記金属支持体上に配置される非晶質の緩衝層と、前記緩衝層上に配置され、該緩衝層と同じ元素で構成された結晶質の密着層と、前記密着層上方に配置され、ｐｎ接合を有する光半導体積層と、を含む。 - 特許庁

An n-GaAs buffer layer 102, n-AlGaInP clad layer 103, active layer 104, p-AlGaInP lower clad layer 105, p-AlGaInP etching stopper layer 106, p-AlGaInP upper clad layer 107, p-GaInP intermediate layer 108, and p-GaAs lower contact layer 109 and grown in sequence on an n-GaAs substrate 101.例文帳に追加

ｎ−ＧａＡｓ基板１０１上に、ｎ−ＧａＡｓバッファ層１０２、ｎ−ＡｌＧａＩｎＰクラッド層１０３、活性層１０４、ｐ−ＡｌＧａＩｎＰ下部クラッド層１０５、ｐ−ＡｌＧａＩｎＰエッチングストッパ層１０６、ｐ−ＡｌＧａＩｎＰ上部クラッド層１０７、ｐ−ＧａＩｎＰ中間層１０８、ｐ−ＧａＡｓ下部コンタクト層１０９をその順序で成長させる。 - 特許庁

The inside disk 1 includes a buffer plate 30 layered on the top surface of a metal plate 31 and having thickness capable of preventing a bend of the metal plate 31 due to an impact in fall of the part P by absorbing the impact of the fallen part P.例文帳に追加

内側円盤１は、金属板３１の上面に、落下するパーツＰの衝撃を吸収して金属板３１がパーツＰの落下衝撃で曲がるのを阻止する厚さの緩衝板３０を積層している。 - 特許庁

A memory cell structure, without the need for a capacitor is formed of a laminated structure, composed of a metal 1/an insulation film 2/n-type silicon 3/an n-type delta doped layer 4/a non-doped buffer layer 5/a p-type delta doped layer 6/p-type silicon 7.例文帳に追加

キャパシタの不要なメモリセル構造を、金属１／絶縁膜２／ｎ型シリコン３／ｎ型デルタドープ層４／ノンドープバッファ層５／ｐ型デルタドープ層６／ｐ型シリコン７からなる積層構造によって形成する。 - 特許庁

An n-GaAs buffer layer 2, n-A1GaAs clad layer 3, AlGaAs active layer 4, p-AlGaAs clad layer 5 and p-GaAs cap layer 6 are laminated on an n-GaAs substrate 1.例文帳に追加

ｎ−ＧａＡｓ基板１の上に、ｎ−ＧａＡｓバッファ層２、ｎ−ＡｌＧａＡｓクラッド層３、ＡｌＧａＡｓ活性層４、ｐ−ＡｌＧａＡｓクラッド層５、ｐ−ＧａＡｓキャップ層６が順に積層されている。 - 特許庁

An SCU 11 reads an image (including a barcode printed on the transmission document P) of a transmission document P by an image reading part 1 and writes the image data to a transmission buffer memory 3 through an image processing part 2.例文帳に追加

ＳＣＵ１１は、画像読み取り部１により送信原稿Ｐの画像（送信原稿Ｐに印字されているバーコードを含む）を読み取り、その画像データを画像処理部２を通して送信用バッファメモリ３に書き込む。 - 特許庁

The IGBT has a p^+-type high-concentration drain layer 12 which decides the injection volume of a hole and a p^--type low-concentration drain layer 11 which absorbs the fluctuation of the ground amount of the rear surface of a wafer under an n^+-type buffer layer 13.例文帳に追加

本発明のＩＧＢＴは、ｎ^+バッファ層１３の下に、正孔の注入量を決めるｐ^+高濃度ドレイン層１２と、ウェハ裏面研削量のばらつきを吸収するｐ^-低濃度ドレイン層１１を有している。 - 特許庁

The semiconductor layer 20 is composed by laminating a buffer layer 21, a GaN layer 22, an n-type contact layer 23, an n-type cladding layer 24, an active layer 25, a p-type cladding layer 26, and a p-type contact layer 27 in this order.例文帳に追加

半導体層２０は、バッファ層２１、ＧａＮ層２２、ｎ型コンタクト層２３、ｎ型クラッド層２４、活性層２５、ｐ型クラッド層２６およびｐ型コンタクト層２７をこの順に積層して構成される。 - 特許庁

A control portion 111 causes a line base synthesis filter portion 213 to perform a line based wavelet inverse transform for every lowest band component P line, to generate the image data of base band of one line, and a buffer 122 to hold it.例文帳に追加

制御部１１１は、ラインベース合成フィルタ部２１３に、最低域成分Pライン毎にラインベースウェーブレット逆変換を行わせ、１ラインのベースバンドの画像データを生成させ、それをバッファ１２２に保持させる。 - 特許庁

Moreover, a trench 13 is formed in a portion pinched by a p-type base layer 4 and an n-type buffer layer 7 of the surface layer of the n-type drift layer 3.例文帳に追加

また、ｎ型ドリフト層３の表面層のｐ型ベース層４およびｎ型バッファ層７に挟まれた部分にトレンチ１３が設けられている。 - 特許庁

To provide a field-effect transistor which has improved characteristics by reducing an influence of depletion from a buffer layer doped with a p-type impurity.例文帳に追加

ｐ型不純物がドーピングされたバッファ層からの空乏化による影響を低減することで、特性が改善された電界効果トランジスタを提供する。 - 特許庁

The color density of the color-Z3 is higher than that of the color-Z2 and the displayed color at the point P is closer to the original color than the case that the picture Z2 is stored in the color buffer.例文帳に追加

color_Z3はcolor_Z2よりも色の濃度が高く、画像Ｚ２を画像バッファに格納した場合よりもＰ点における表示色が本来の色に近くなる。 - 特許庁

The N-type buffer region 314 is formed in a state of being separated from one part of the P-type collector region 303a so as to cover the one part.例文帳に追加

Ｎ型バッファ領域３１４は、Ｐ型コレクタ領域３０３ａの一部分から離隔した状態でその一部分を覆うように設けられている。 - 特許庁

An n-InP buffer layer 2, a GRIN-SCH-MQW active layer 3 and a p-InP spacer layer 4 are laminated on the surface of an n-InP substrate 1.例文帳に追加

ｎ−ＩｎＰ基板１上にｎ−ＩｎＰバッファ層２、ＧＲＩＮ−ＳＣＨ−ＭＱＷ活性層３、ｐ−ＩｎＰスペーサ層４が積層される。 - 特許庁

In a rate control circuit 54, initial values d0i, d0p, d0b of virtual buffer occupation quantity dij, djp, djb are decided on the basis of the degree of complexity XI, XP, XB of I, P, B pictures.例文帳に追加

レート制御回路５４では仮想バッファ占有量ｄｊｉ，ｄｊｐ，ｄｊｂの初期値ｄ０ｉ，ｄ０ｐ，ｄ０ｂを、Ｉ，Ｐ，Ｂピクチャの複雑度ＸＩ，ＸＰ，ＸＢを基に決定する。 - 特許庁

A light-emitting diode 40 comprises a substrate 41, a buffer layer 42, an n-type semiconductor layer 43, a conformational active layer 44 and a p-type semiconductor layer 45.例文帳に追加

発光ダイオード４０は、基板４１，バッファ層４２，ｎ型半導体層４３，コンフォーメーション活性層４４及びｐ型半導体層４５を有する。 - 特許庁

To provide a broad-spectrum Al(1-x-y)InyGa_xN LED, comprising: a substrate, a buffer layer, an N-type cladding layer, at least one quantum dot emitting layer, and a P-type cladding layer.例文帳に追加

基板、バッファー層、Ｎ型クラッド層、少なくとも１つの量子ドット放出層およびＰ型クラッド層を備える広域スペクトルAl_(1-x-y)In_yGa_xN LEDを提供すること。 - 特許庁

Thereafter, by an MOCVD method, on the buffer layers 5, an N-type clad layer 6, an MQW active layer 7 and a P-type clad layer 8 are formed, in this order.例文帳に追加

その後、ＭＯＣＶＤ法により、バッファ層５上に、Ｎ型クラッド層６、ＭＱＷ活性層７およびＰ型クラッド層８がこの順に形成される。 - 特許庁

On the other hand, the sub-code data 7 is recorded in a data table memory 16 for display indicating the correspondence of the second unit of P-TIME and A-TIME and the time accumulated in the buffer memory 12 is subtracted.例文帳に追加

一方、サブコードデータ７はＰ−ＴＩＭＥとＡ−ＴＩＭＥの秒単位の対応を示す表示用データテーブルメモリ１６に記録する。 - 特許庁

A data buffer 5 shared by the first and second cell array groups A1 and A2 is formed in each cell array group with a layout pitch P that is two times larger than that of the transfer switch 6.例文帳に追加

各セルアレイ群には、第１及び第２セルアレイ群A1，A2が共有するデータバッファ５がトランスファ・スイッチ６の２倍のレイアウトピッチＰで形成されている。 - 特許庁

Attempting to quit ed or edit another file before writing a modified buffer results in an error. 例文帳に追加

p診断が無効にされていないと、mを終了しようとする場合やバッファ内のデータを書き出さずに他のファイルを編集しようとする場合にエラーになります。 - JM

The VBV buffer outputs not only encoding data of the B frame but also encoding data of the I and P frames to be its reference picture during the decoding period of the B frame.例文帳に追加

ＶＢＶバッファはＢフレームのデコード期間には、Ｂフレームの符号化データだけでなく、その参照画像となるＩ，Ｐフレームの符号化データも出力する。 - 特許庁

The buffer layer has its electron density higher than the hole density of the P type AlGaN layer 18 and wider band gap energy than the N type light emission layer.例文帳に追加

バッファ層は、その電子密度が、Ｐ型ＡｌＧａＮ層１８にホール密度より低く、かつそのバンドギャップエネルギがＮ型発光層よりも広くなっている。 - 特許庁

A buffer circuit 11, comprising an operational amplifier having a one-time amplification degree to the parasitic capacitor Cj between the n-type diffusion layer 2 and the P well 4, is provided.例文帳に追加

ｎ型拡散層２とＰウェル４との間の寄生容量Ｃｊに対して、１倍の増幅度をもつオペアンプからなるバッファ回路１１が設けられている。 - 特許庁

The input amplifier has a buffer circuit generating the external bias voltage by impedance-converting a reference voltage by a source follower in which a p and n MOS transistors are connected in series.例文帳に追加

また、基準電圧をｐ、ｎＭＯＳトランジスタを直列接続したソースホロワでインピーダンス変換して外部バイアス電圧を生成するバッファ回路を備える。 - 特許庁

A buffer layer 2, an n-AlGaInP clad layer 3, an active layer 4, a p-AlGaInP clad layer 5, a p-GaInP step-punching generation layer 6, and a p-GaInP ordered-structure formation layer (a spontaneous superlattice layer) 7, are epitaxially grown on an n-type GaAs substrate 1, and a mesa structure is formed.例文帳に追加

ｎ型ＧａＡｓ基板１上に、バッファ層２、ｎ−ＡｌＧａＩｎＰクラッド層３、活性層４、ｐ−ＡｌＧａＩｎＰクラッド層５、ｐ−ＧａＩｎＰステップバンチング発生層６、ｐ−ＧａＩｎＰ秩序構造形成層（自然超格子層）７をエピタキシャル成長させ、メサ構造を形成する。 - 特許庁

On a substrate 101, an AIN buffer layer 102, an undoped GaN layer 103, an undoped AlGaN layer 104, a p-type GaN layer 105 and a high concentration p-type GaN layer 106 are formed sequentially, and a gate electrode 111 has an ohmic junction to the high concentration p-type GaN layer 106.例文帳に追加

基板１０１上にＡｌＮバッファ層１０２、アンドープＧａＮ層１０３、アンドープＡｌＧａＮ層１０４、ｐ型ＧａＮ層１０５、高濃度ｐ型ＧａＮ層１０６が順に形成され、ゲート電極１１１が高濃度ｐ型ＧａＮ層１０６とオーミック接合する。 - 特許庁

The solar cell includes a p-type layer 30, a buffer layer 31, an i-type layer 32 and an n-type layer 34, wherein the p-type layer 30 has a high-concentration amorphous silicon carbide layer 30a and a low-concentration amorphous silicon carbide layer 30b which has a lower dopant concentration of a p-type dopant than the high-concentration amorphous silicon carbide silicon layer 30a.例文帳に追加

ｐ型層３０と、バッファ層３１と、ｉ型層３２と、ｎ型層３４とを備え、ｐ型層３０は高濃度アモルファス炭化シリコン層３０ａと、高濃度アモルファス炭化シリコン層３０ａよりｐ型ドーパントのドーパント濃度が低い低濃度アモルファス炭化シリコン層３０ｂを設ける。 - 特許庁

An AlN buffer layer 102, an undoped GaN layer 103, an undoped AlGaN layer 104, a p-type GaN layer 105, and a high concentration p-type GaN layer 106, are sequentially formed on a substrate 101; and a gate electrode 111 is ohmic-contacted to the high concentration p-type GaN layer 106.例文帳に追加

基板１０１上にＡｌＮバッファ層１０２、アンドープＧａＮ層１０３、アンドープＡｌＧａＮ層１０４、ｐ型ＧａＮ層１０５、高濃度ｐ型ＧａＮ層１０６が順に形成され、ゲート電極１１１が高濃度ｐ型ＧａＮ層１０６とオーミック接合する。 - 特許庁

The structure of the semiconductor switch comprises Al electrode/p-type single crystal silicon carbide layer, gradient composition layer/n-type single crystal silicon substrate/Al electrode (Al/p-SiC/GCL/n-Si/Al) while the gradient composition layer is a buffer layer between p-SiC and n-Si.例文帳に追加

前記半導体スイッチの構造は、Ａｌ電極／ｐ型単結晶炭化シリコン層／勾配組成物層／ｎ型単結晶シリコン基板／Ａｌ電極（Ａｌ/ｐ−ＳｉＣ／ＧＣＬ／ｎ−Ｓｉ／Ａｌ）を含み、前記勾配組成物層はｐ−ＳｉＣとｎ−Ｓｉの間の緩衝層である。 - 特許庁

A gain combination DFB laser 20 is a laser of oscillation wavelength of about 1,550 nm, and comprises, on an n-InP substrate 1, an n-InP buffer layer 2, active layer 3, p-InP spacer layer 4, p-InP upper-part clad layer 6, and p-GaInAs contact layer 7.例文帳に追加

本利得結合ＤＦＢレーザ２０は、発振波長約１５５０ｎｍのレーザであって、ｎ−ＩｎＰ基板１上に、ｎ−ＩｎＰバッファ層２、活性層３と、ｐ−ＩｎＰスペーサ層４、ｐ−ＩｎＰ上部クラッド層６、及びｐ−ＧａＩｎＡｓコンタクト層７の積層構造を有する。 - 特許庁

An n-InP buffer layer 2, a GRIN-SCH-MQW active layer 3 and a p-InP spacer layer 4 are formed sequentially on an n-InP substrate 1 wherein the upper region of the n-InP buffer layer 2, the GRIN-SCH-MQW active layer 3 and the p-InP spacer layer 4 have a mesa stripe structure.例文帳に追加

ｎ−ＩｎＰ基板１上に順次ｎ−ＩｎＰバッファ層２、ＧＲＩＮ−ＳＣＨ−ＭＱＷ活性層３、ｐ−ＩｎＰスペーサ層４が積層され、ｎ−ＩｎＰバッファ層２の上部領域、ＧＲＩＮ−ＳＣＨ−ＭＱＷ活性層３およびｐ−ＩｎＰスペーサ層４はメサストライプ状の構造となっている。 - 特許庁

In this manufacturing method of the photovoltaic device in pin junction structure with amorphous silicon as a main material, a p-type layer 3 is formed and then hydrogen plasma treatment is made to the p-type layer 3, then CO2 plasma treatment is made for oxidizing a p-type layer surface, and a buffer layer 4a is formed between the p-type layer and an i-type layer.例文帳に追加

非晶質シリコンを主材料としたｐｉｎ接合構造を有する光起電力装置の製造方法において、ｐ型層３を形成後にこのｐ型層３に水素プラズマ処理を施し、その後ＣＯ_2プラズマ処理を行いｐ型層表面を酸化させて、ｐ型層とｉ型層との間のバッファ層４ａを形成する。 - 特許庁

The buffer wire material part 15 becomes wave-shaped and the buffer wire material part 15 is brought into such a state as if it is bit by corners at contact angles P between parts obliquely upward inclined 15C and the second penetration parts 42.例文帳に追加

緩衝線材部15は波型となって、斜め上向き部15Ｃと第２の貫通部42との接触角部Ｐなどにおいて、緩衝線材部15が角部に食い込むような状態となって高い摩擦力を生成することができる。 - 特許庁

A semiconductor crystal comprising an n-type InP buffer layer 2, an undoped GaInAs light-absorbing layer 3, an undoped InP diffusion buffer layer 4 and a p-type InP window layer 5 is successively grown on an n-type InP substrate 1.例文帳に追加

ｎ型ＩｎＰ基板１上に、ｎ型ＩｎＰバッファ層２、アンドープＧａＩｎＡｓ光吸収層３、アンドープＩｎＰ拡散バッファ層４、およびｐ型ＩｎＰ窓層５からなる半導体結晶を順に成長させた。 - 特許庁

An interlayer insulating film 6 is applied on the electrodes 5 and a P-type buffer region 10, which is used as a pressing buffer region 21, is formed in the surface layer of the substrate 1 in the vicinity of a contact terminal body 9 to come into contact with an edge part 12.例文帳に追加

ゲート電極５上に層間絶縁膜６を被覆し、コンタクト端子体９のエッジ部１２が接触する近傍では、半導体基板１の表面層に加圧緩衝領域２１となるｐバッファ領域１０を形成する。 - 特許庁