「P-buffer」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

A semiconductor device has an IGBT cell including a base region 14 and an emitter region 15 that are formed in an n-type drift layer 11, and a p-type collector layer 12 disposed below the drift layer 11 via an n-type buffer layer 13.例文帳に追加

半導体装置は、ｎ−型のドリフト層１１に形成されたベース領域１４およびエミッタ領域１５と、ドリフト層１１の下にｎ型のバッファ層１３を介して配設されたｐ型のコレクタ層１２とにより構成されるＩＧＢＴセルを有している。 - 特許庁

This reagent comprises a substrate having 400-450 nm absorbance of a coloring compound to be dissociated by the action of leucine aminopeptidase, such as L-leucyl-p-nitroanilide, a nonionic surfactant having 0.005-0.01 w/v% final concentration and a buffer solution.例文帳に追加

ロイシンアミノペプチダーゼの作用により解離する発色化合物の吸光度が400 〜450nm である基質、例えばＬ−ロイシル−ｐ−ニトロアニリド、最終濃度が0.005 〜0.01w/v ％である非イオン界面活性剤及び緩衝液を含有することを特徴とするロイシンアミノペプチダーゼ活性測定用試薬。 - 特許庁

In the semiconductor switching element 1, an N-type reduced surface field region 302 is formed in a semiconductor substrate 301, and a P-type collector region 303a, an N-type drain region 306b and an N-type buffer region 314 are formed in the reduced surface field region 302.例文帳に追加

半導体スイッチング素子１において、半導体基板３０１内にはＮ型リサーフ領域３０２が設けられており、リサーフ領域３０２内にはＰ型コレクタ領域３０３ａとＮ型ドレイン領域３０６ｂとＮ型バッファ領域３１４とが設けられている。 - 特許庁

The buffer conveyor 12 receives articles 70 in a storage part 34 in an article supply position P set on a first linear line L1, and transfers the articles 70 to an article discharge position set on a second linear line L2 opposing to the first linear line L1.例文帳に追加

バッファコンベヤ１２は、第１直線ラインＬ１に設定された物品供給位置Ｐで物品７０を収容部３４に受入れ、第１直線ラインＬ１に対向する第２直線ラインに設定された物品排出位置まで物品７０を移送する。 - 特許庁

In the client, drawing data of the pop-up window P on the drawing data G for display developed on a frame buffer is read according to the window area information received from the server, and displayed by fitting its size on an input device (soft keyboard) 27 in which an arrangement pattern of a key is normally displayed.例文帳に追加

クライアントでは、サーバから受信されたウインドウ領域情報に従い、フレームバッファに展開されている表示用描画データＧ上のポップアップウインドウＰの描画データが読み出され、通常はキーの配列パターンが表示される入力装置(ソフトキーボード)２７にそのサイズを合わせて表示される。 - 特許庁

When a pack only for a video is outputted, it is judged whether the underflow occurs in the P-STD audio buffer 154A during the output or not and the PS output is stopped till a state for outputting an audio stream is obtained in the case of the occurrence of the underflow.例文帳に追加

ビデオのみのパックを出力しようとしたとき、それを出力している間にＰ−ＳＴＤオーディオ・バッファ１５４Ａがアンダー・フローを起こすか否かを判断し、もしアンダー・フローを起こすときは、オーディオのストリームを出力できる状態になるまでＰＳ出力を停止する。 - 特許庁

An n-type light-transmitting buffer layer 140 pn-joined to the optical absorption layer 130 is stacked and formed on a p-type conductive optical absorption layer 130 by a compound in a chalcopyrite structure stacked over a pair of back electrode layers 120 on one surface of a glass substrate 110.例文帳に追加

ガラス基板１１０の一面に設けた対をなす裏面電極層１２０に亘ってカルコパイライト構造の化合物にて導電性を有するｐ型の光吸収層１３０に、光吸収層１３０とｐｎ接合する透光性でｎ型のバッファ層１４０を積層形成する。 - 特許庁

In the latch-up prevention circuit for different power supply connection that interconnects different power supply sections for the receiving end device and a transmission end device, a buffer circuit 19 is provided between a receiving end device power supply 11 and a gate section of a 1st P-channel MOS transistor being an output control TR of the transmission end device.例文帳に追加

受端デバイスと送端デバイスの異なった電源供給部を接続する異電源接続におけるラッチアップ防止回路において、受端デバイス用電源１１と送端デバイスの出力制御用トランジスタである第１のｐＭＯＳトランジスタ１３のゲート部との間に、バッファ回路１９を有する。 - 特許庁

An n-type InP buffer layer 22, a reflector layer 23, an i-type InGaAs photo-absorption layer 24, and an n-type InP cap layer 28 are laminated on an n-type InP substrate, and zinc(Zn) is diffused in the n-type InP cap layer 28 to form a p-type diffusion region 32 as a photo-receiving portion.例文帳に追加

ｎ−ＩｎＰ基板２０上に、ｎ−ＩｎＰバッファ層２２，反射鏡層２３，ｉ−ＩｎＧａＡｓ光吸収層２４，ｎ−ＩｎＰキャップ層２８が積層され、ｎ−ＩｎＰキャップ層２８内に亜鉛（Ｚｎ）が拡散されて、受光部となるｐ型拡散領域３２が形成されている。 - 特許庁

On one principal surface of an n-type Si substrate 11, the nitride-based group III-V compound semiconductor layer 13, an n-type active layer 14, and a p-type nitride-based group III-V compound semiconductor layer 15 are grown with a buffer layer 12 interposed therebetween to form the light emitting diode structure.例文帳に追加

ｎ型Ｓｉ基板１１の一方の主面に、バッファ層１２を介してｎ型窒化物系ＩＩＩ−Ｖ族化合物半導体層１３、活性層１４およびｐ型窒化物系ＩＩＩ−Ｖ族化合物半導体層１５を成長させて発光ダイオード構造を形成する。 - 特許庁

A group III nitride semiconductor light-emitting element comprises: a sapphire substrate 10 on which an uneven shape is formed; and an n-type layer, a light-emitting layer, and a p-type layer that are sequentially stacked on a surface of the sapphire substrate 10 at the uneven shape side via a buffer layer and are composed of a group III nitride semiconductor.例文帳に追加

実施例１のIII 族窒化物半導体発光素子は、凹凸形状が形成されたサファイア基板１０と、サファイア基板１０の凹凸形状側表面上に、バッファ層を介して順に積層された、III 族窒化物半導体からなるｎ型層、発光層、ｐ型層と、を有している。 - 特許庁

In the nitride semiconductor light emitting diode, at least an n-type foundation layer (4), a strain relaxing layer (11), an InGaN buffer layer (12), a light emitting layer (6) which contains an InGaN quantum well and has a peak wavelength of 440 nm or more and p-type layers (6, 7) are laminated on a substrate (1).例文帳に追加

基板(１)上に少なくとも、ｎ型下地層(４)と、歪緩和層(１１)と、ＩｎＧａＮバッファ層(１２)と、ＩｎＧａＮ量子井戸を含む発光のピーク波長が４４０ｎｍ以上である発光層(６)と、ｐ型層(６，７)とが積層されている窒化物半導体発光ダイオーである。 - 特許庁

To provide a CBD bath for forming an InS layer as a buffer layer between a p type semiconductor layer and an n type semiconductor layer constituting a compound solar cell by a CBD method by forming an InS layer with predetermined thickness without repeating the same operation several number of times.例文帳に追加

化合物太陽電池を構成するｐ型半導体層とｎ型半導体層との間にバッファー層としてのＩｎＳ層をＣＢＤ法で形成する際に、同一操作を複数回繰り返すことなく所定厚さのＩｎＳ層を形成できるＣＢＤ浴を提供する。 - 特許庁

A p-type transistor 600P and an n-type transistor 600N constituting a buffer transistor 600 of an output circuit which outputs driving pulses to determine a start timing and an end timing of mobility correction operation, are formed by ELA radiation scanning in a vertical direction.例文帳に追加

移動度補正動作の開始や終了の各タイミングを決定する駆動パルスを出力する出力回路のバッファトランジスタ６００を構成するｐ型トランジスタ６００Ｐおよびｎ型トランジスタ６００Ｎを垂直方向に走査されるＥＬＡ照射によって形成する。 - 特許庁

In addition, p- and n-type blocking layers 8 and 9 are arranged between the partial lower part of the buffer layer 2 and the spacer layer 5 by making the widths of the upper part of the spacer layer 2, active layer 3, and spacer layer 4 in the direction perpendicular to the emitting direction of laser light narrower than that of the substrate 1.例文帳に追加

また、ｎ−バッファ層２の上部と、ＧＲＩＮ−ＳＣＨ−ＭＱＷ活性層３とｐ−スペーサ層４は、レーザ光出射方向に対して垂直方向の幅がｎ−基板１よりも狭くしてｐ−ブロッキング層８、ｎ−ブロッキング層９とが配置されている。 - 特許庁

The solar cell is provided with a translucent substrate 1, a transparent conductive film 7, a light absorbing layer 3, a buffer layer 4 and another transparent conductive film 5 while a p-type semiconductor or a translucent metallic thin film is interposed between the transparent conductive film 7 and the light absorbing layer 3.例文帳に追加

透光性基板１、透明導電膜７、光吸収層３、バッファ層４および透明導電膜５を有し、透明導電膜７と光吸収層３との間に、ｐ型半導体、または、透光性の金属薄膜を中間層４として介在させる。 - 特許庁

Even if the position of a tension application roll 60 of a buffer part 200 shifts in accordance with the expansion and contraction of the continuous paper P, the position of an arm 66 is detected, and the rotating speed of a sub drive roll 61 is controlled by a control part so that the tension application roll 60 may be always positioned in a regular position.例文帳に追加

しかし、連続紙Ｐの伸縮に伴い、バッファ部２００の張力付与ロール６０の位置が変化しても、アーム６６の位置は検出され、制御部が、張力付与ロール６０を常に定位置に位置するように、サブドライブロール６１の回転数を制御する。 - 特許庁

A semiconductor light emitting device is equipped with a semiconductor substrate 2, a light emitting functional layer 3 of AlGaInP compound semiconductor, and a current diffusion layer 5a where a buffer layer 11 of GaxIn(1-x)P (x=0.7 to 0.9) is provided between the light emitting functional layer 3 and the current diffusion layer 5a.例文帳に追加

半導体基板２とＡｌＧａＩｎＰ系化合物半導体から成る発光機能層３と電流拡散層５ａとを有する半導体発光素子において、発光機能層３と電流拡散層５ａとの間にＧａ_xＩｎ_(1-x)Ｐ（ｘ＝０.７〜０.９）から成るバッファ層１１を形成する。 - 特許庁

A buffer layer 102, a high carrier concentration n+ type layer 103 and a multiple quantum well structure light emitting layer 104 are formed on a sapphire substrate 101, P type layers 105, 106 and a first thin film metal layer 111 of metal vapor deposition are formed thereon, and a negative electrode 140 is formed on the layer 103.例文帳に追加

フリップチップ型の III族窒化物系化合物半導体発光素子において、ｐ型半導体層に接続され、光をサファイア基板側へ反射する厚膜正電極を銀（Ａｇ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、または、これらの合金より形成する。 - 特許庁

The VCO circuit 100 is equipped with: a bias circuit 101 composed of a buffer circuit B11, a P-type MOS transistor Q11, and a capacitor C11; an amplifier A11; and a resonant circuit 102 composed of an inductor L11, a variable capacitor C12, a capacitor C13 with a switch, C14, etc.例文帳に追加

上記課題を解決するために、ＶＣＯ回路１００に、バッファ回路Ｂ１１、Ｐ型ＭＯＳトランジスタＱ１１及びキャパシタＣ１１からなるバイアス回路１０１と、アンプＡ１１と、インダクタＬ１１、可変キャパシタＣ１２、及びスイッチ付きキャパシタＣ１３、Ｃ１４、・・・からなる共振回路１０２と、を備える。 - 特許庁

An n-type light-transmitting buffer layer 140 pn-joined to the optical absorption layer 130 is stacked and formed on a p-type conductive optical absorption layer 130 by the compound in a chalcopyrite structure stacked over a pair of back electrode layers 120 on the surface of a glass substrate 110.例文帳に追加

ガラス基板１１０面上の対をなす裏面電極層１２０に亘って積層したカルコパイライト構造化合物にて導電性を有するｐ型の光吸収層１３０に、光吸収層１３０とｐｎ接合する透光性でｎ型のバッファ層１４０を積層形成する。 - 特許庁

On the surface of an n-GaAs substrate 2, a clad layer 3, an MQW active layer 4, a first clad layer 5, an etching stop layer 6, a block layer 7, a second clad layer 8, a buffer layer 9, and a p-electrode 11 are formed, and an n-electrode 1 is formed on the back of the n-GaAs substrate 2.例文帳に追加

ｎ−ＧａＡｓ基板２上に、クラッド層３、ＭＱＷ活性層４、第１クラッド層５、エッチングストップ層６、ブロック層７、第２クラッド層８、バッファ層９、ｐ電極１１が積層され、ｎ−ＧａＡｓ基板２の裏側にはｎ電極１が形成されている。 - 特許庁

Concretely, an n^+-type AlGaN buffer layer 404, an n^+-type AlGaN layer 406, an n-type AlGaN layer 408, and a p-type InGaN layer 410 are sequentially grown on the surface of an n-type conductive SiC substrate 402 to manufacture a pn junction diode.例文帳に追加

具体的には、ｎ型導電性ＳｉＣ基板４０２の表面上にｎ^＋型ＡｌＧａＮバッファ層４０４と、ｎ^＋型ＡｌＧａＮ層４０６と、ｎ型ＡｌＧａＮ層４０８と、ｐ型ＩｎＧａＮ層４１０とを順次成長してｐｎ接合ダイオードを作製する。 - 特許庁

The output buffer 3 is formed by using a P channel transistor 1 as a transistor which inputs an input signal at its gate electrode and the source potential of an N channel transistor forming a NAND gate 8 as a precedent-stage driver is switched by a switch circuit 11 to make the level of the signal inputted to the gate electrode of the P channel transistor lower in a test than in normal use.例文帳に追加

出力バッファ３を、入力信号がそのゲート電極に入力されるトランジスタにＰチャネルトランジスタ１を用いて形成し、前段ドライバとしてのＮＡＮＤゲート８を形成しているＮチャネルトランジスタのソース電位を、スイッチ回路１１で切り替えることにより、上記Ｐチャネルトランジスタのゲート電極に入力される信号のレベルを、テスト時には通常使用時よりも低いレベルとするようにしたものである。 - 特許庁

An input sound signal s1 of ((maximum pitch period)×2)-number of samples out of sound signals recorded and held in a data recording part 1 is read out from a processing start position P and has high-band components suppressed by a low pass filter 7 and is properly down-sampled by a thinning processing part 8 and is read into a signal buffer part 9.例文帳に追加

データ記録部１に記録保持された音響信号のうち、処理開始位置Ｐより（最大ピッチ周期×2）サンプルの入力音響信号s1が読み出され、ローパスフィルタ７において高域成分が抑圧された後、間引き処理部８により適当にダウンサンプリングされ、信号バッファ部９に読み込まれる。 - 特許庁

To provide a method of manufacturing a power semiconductor device that makes an impurity concentration of an n-type buffer layer low to prevent a resistivity profile of an epitaxial layer from deteriorating, and enables minority carriers supplied from an p-type semiconductor substrate to an n^--type drift layer to be controlled.例文帳に追加

ｎ型バッファ層の不純物濃度の低濃度化を可能にしてエピタキシャル層の抵抗率プロファイルの劣化を防止し、かつｐ型半導体基板からｎ^−型ドリフト層に供給される少数キャリアの制御をも可能にした電力用半導体装置の製造方法を提供することを主目的とする。 - 特許庁

A p-type hydrogenated microscopic crystal silicon layer 103 whereon a microscopic crystal silicon thin film solar battery si formed on a substrate 101, a microscopic crystal buffer layer 104, an i-type hydrogenated structure, containing at least an n-type hydrogenated microscopic crystal silicon layer 106, and a reflection electrode, formed on the laminated structure, are provided.例文帳に追加

微結晶シリコン薄膜太陽電池が、基板と、該基板の上に形成された、ｐ型水素化微結晶シリコン層、微結晶バッファ層、ｉ型水素化微結晶シリコン層、及びｎ型水素化微結晶シリコン層を少なくとも含む積層構造と、該積層構造の上に形成された反射電極と、を備える。 - 特許庁

The GaN-based semiconductor element 1 has the gate insulating film 17 formed between a channel layer 14 laminated over a substrate 11 via a buffer layer 13 and made of a p-type GaN-based compound semiconductor, and a gate electrode G, wherein the gate insulating film 17 is an SiO_2 film formed by a normal-pressure CVD method.例文帳に追加

基板１１上にバッファ層１３を介して積層されたｐ型のＧａＮ系化合物半導体からなるチャネル層１４とゲート電極Ｇとの間にゲート絶縁膜１７が形成されたＧａＮ系半導体素子１において、ゲート絶縁膜１７が、常圧ＣＶＤ法により成膜されたＳｉＯ_2膜である。 - 特許庁

In the power semiconductor device as an IEGT, a p-type collector layer 13, an n-type buffer layer 14 and a n-type base layer 15 are formed on a collector electrode in this order, and a main cell 21 and a dummy cell 22 are alternately provided on an upper surface of the n-type base layer 15 along a direction parallel to the n-type base layer 15.例文帳に追加

ＩＥＧＴである電力用半導体装置において、コレクタ電極上にｐ型コレクタ層１３、ｎ型バッファー層１４、ｎ型ベース層１５をこの順に設け、ｎ型ベース層１５上に、ｎ型ベース層１５の上面に平行な方向に沿ってメインセル２１及びダミーセル２２を交互に設ける。 - 特許庁

This buffer circuit connects a current limitation element 8 between the source of an N channel MOS transistor 7 of an initial stage inverter 1 and the line of ground potential GND, and connects a current limitation element 9 between the source of a P channel MOS transistor 10 of an initial stage inverter 2 and the line of power supply potential VCC.例文帳に追加

バッファ回路において、初段インバータ１のＮチャネルＭＯＳトランジスタ７のソースと接地電位ＧＮＤのラインとの間に電流制限素子８を接続し、初段インバータ２のＰチャネルＭＯＳトランジスタ１０のソースと電源電位ＶＣＣのラインとの間に電流制限素子９を接続する。 - 特許庁

This buffer circuit is provided with an inverter circuit 3, a timing control circuit 20 composed of the parallel circuit of an OR circuit 21 and an AND circuit 22 and an output stage CMOS inverter circuit 10 or the like composed of the serial circuit of a P channel MOS transistor TRp and an N channel MOS transistor TRn.例文帳に追加

バッファ回路は、インバータ回路３、ＯＲ回路２１及びＡＮＤ回路２２の並列回路からなるタイミング調整回路２０、Ｐチャネル型ＭＯＳトランジスタＴＲｐとＮチャネル型ＭＯＳトランジスタＴＲｎとの直列回路からなる出力段ＣＭＯＳインバータ回路１０等を備えて構成される。 - 特許庁

To prevent a window from being canceled by the effect of the offset of the operational amplifier circuit of a liquid crystal driving power supply device, which employs a window comparator made up from operational amplifier circuits, and through-put currents to flow in P and N channel MOS transistors constituting of an output buffer.例文帳に追加

オペアンプ回路１、２から成るウインドウコンパレータを用いた液晶駆動電源装置に於いて、オペアンプ回路が持つオフセットの影響でウインドウがキャンセルされ、出力バッファ５を構成するＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００に貫通電流が流れることを防止する。 - 特許庁

To reduce damage to a base layer due to plasma by a method wherein at least one buffer layer out of buffer layers, which respectively have an optical gap lower than a specified value and exist between the P-type semiconductor layer and the intrinsic semiconductor layer and between the N-type semiconductor layer and the intrisic semiconductor layer in a semiconductor layer, is provided in the semiconductor layer.例文帳に追加

短波長光の有効利用が可能ないわゆるワイドギャップ半導体層を有する光起電力素子のように、ｎ型半導体層、及びｐ型半導体層が真性半導体層を挟んで積層されてなり、前記ｎ型半導体層の光学ギャップ（Ｅｇ_n）、及び前記ｐ型半導体層の光学ギャップ（Ｅｇ_p）の少なくとも一方が前記真性半導体層の光学ギャップ（Ｅｇ_i）よりも小さい半導体層を有する光起電力素子において、、その開放電圧や短絡電流等の特性を改良する。 - 特許庁

Thus, the enable signals become low, an N channel MOS transistor and a P channel MOS transistor inside the inverter 15 and the buffer 16 constituted of a CMOS are not simultaneously turned to a conductive state at the time of outputting high impedance Xz from the output terminal 8 and thus, the through current is prevented from flowing.例文帳に追加

よって、イネーブル信号がＬｏｗとなり、ハイインピーダンスＸｚを出力端子８より出力するとき、ＣＭＯＳで構成されるインバータ１５及びバッファ１６内のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタが同時に導通状態となることがないので、その貫通電流が流れることを防ぐことができる。 - 特許庁

An impurity adjustment region 119 with P-type impurities introduced in the heavily doped part 115b is formed in a collector region 116 side part, and carrier (electron) concentration of the part is reduced, whereby the efficiency of minority carrier injection into the buffer region 115 and the drift region 104 from the collector region 116 is improved, and the on-voltage is reduced.例文帳に追加

一方、高不純物濃度部分１１５ｂ中にＰ型不純物を導入した不純物調整領域１１９をコレクタ領域１１６側部に設け、この部分のキャリア（電子）濃度を低減させることで、コレクタ領域１１６からバッファ領域１１５、ドリフト領域１０４への少数キャリア注入効率を向上させ、オン電圧を低減させる。 - 特許庁

On a sapphire substrate 2, a buffer layer 3 is formed for film-forming an n-type gallium nitride compound semiconductor layer 4, the luminous layer 5, and a p-type gallium nitride compound semiconductor layer 6 at a film-forming temperature of 1,000°C.例文帳に追加

サファイア基板２上に、バッファ層３を形成し、１０００℃の成膜温度でｎ型窒化ガリウム化合物半導体層４、発光層５およびｐ型窒化ガリウム化合物半導体層６を成膜した後、８００℃に温度を下げて、四角錐状の凸部７を結晶核成長させ、その凸部７をマスクとして、ｐ層６をエッチングして凹凸８を形成する。 - 特許庁

The semiconductor device is equipped with: an IGBT section 20; and a control circuit 21 detecting an abnormal condition of the IGBT section 20, and also is provided with a configuration of selectively forming an n-type buffer area 46 set up so as to have a pn junction breakdown voltage higher than a battery voltage, in a pn junction interface in a p collector area 5 side of the IGBT section 20.例文帳に追加

ＩＧＢＴ部２０と、ＩＧＢＴ部２０の異常状態を検知する制御回路２１を備え、前記ＩＧＢＴ部２０のｐコレクタ領域５側のｐｎ接合界面には、バッテリ電圧より高いｐｎ接合耐圧を有するように設定されるｎ型バッファ領域４６を選択的に形成する構成を備える半導体装置とする。 - 特許庁

When any one key is pressed and an analog voltage value from a key matrix 1 exceeds a threshold (VDD×p), the buffer 11 supplies an interruption control means 17 with a high level by way of the selector 13, however interruption control means 17 does not output a vector address nor a stand-by mode release demand signal and a CPU 7 remains a stand-by mode.例文帳に追加

いずれか１つのキーが押され、キーマトリックス１のからのアナログ電圧値がしきい値（ＶＤＤ×ｐ）を超える場合、バッファ１１はハイレベルをセレクタ１３を介して割り込み制御手段１７に供給するが、割り込み手段１７はベクタアドレスと待機モード解除要求信号を出力せず、ＣＰＵ７は待機モードのままである。 - 特許庁

Thus, there is provided an SOI substrate provided with the implanted insulation layer 5 on the bottom surface of the trench 30, the P+type implanted collector layer 6, the Ntype buffer layer 7, the Ntype drift layer 8a and the like which are exposed on the substantially same level plane.例文帳に追加

埋め込み絶縁膜５上をポリシリコン膜３で被覆し、該ポリシリコン膜３と絶縁膜２を介してＰ型半導体基板１を貼り合わせた後、ダミー半導体基板１６を除去し、略同一平面状に露出するトレンチ３０底面の埋め込み絶縁膜５、Ｐ＋型埋め込みコレクタ層６、Ｎ型バッファ層７、Ｎ型ドリフト層８ａ等を具備するＳＯＩ基板を形成する。 - 特許庁

On a sapphire substrate 2, a buffer layer 3 is formed for film of an n-type gallium nitride compound semiconductor layer 4, the luminous layer 5, and a p-type gallium nitride compound semiconductor layer 6 at a film-forming temperature of 1,000°C.例文帳に追加

サファイア基板２上に、バッファ層３を形成し、１０００℃の成膜温度でｎ型窒化ガリウム化合物半導体層４、発光層５およびｐ型窒化ガリウム化合物半導体層６を成膜した後、開口を有するマスクを形成して、温度を８００℃に低下して再びｐ型窒化ガリウム化合物半導体層を成長させることで、先端が四角錐状で四角柱状の凸部７を形成することができる。 - 特許庁

The input protecting circuit includes an input protecting resistor 4 connected between an external input terminal 2 and buffer circuits 3 connected with the internal circuit, and a p-type MOS transistor 5 and an input protective resistor 6 to which one end is connected to a power supply and the other end is connected between the external input terminal 2 and the input protective resistor 4.例文帳に追加

上記課題を解決するために、本発明に係る入力保護回路は、外部入力端子２と内部回路に接続するバッファ回路３との間に接続される入力保護抵抗４と、一端が電源に接続され、他端が外部入力端子２と入力保護抵抗４との間に接続されたｐ型ＭＯＳトランジスタ５及び入力保護抵抗６と、を備える。 - 特許庁

A polyol dehydrogenase composition includes polyol dehydrogenase having pyrroloquinoline quinone as a prosthetic group, polyoxyethylene-p-t-octyl phenol (number of oxy-ethylene=9, 10) and a buffer, wherein the range of absorbance at 280 nm is 6-16, on the condition that the enzyme composition is a solution having a protein concentration of 5 mg/ml when measured by the Lowry method.例文帳に追加

補欠分子族としてピロロキノリンキノンを含むポリオール脱水素酵素と、ポリオキシエチレン−ｐ−ｔ−オクチルフェノール（オキシエチレン数＝９，１０）と、緩衝剤と、を含むポリオール脱水素酵素組成物であって、前記酵素組成物を、ローリー法により測定された蛋白濃度が５ｍｇ／ｍｌである溶液とした場合の２８０ｎｍにおける吸光度が６〜１６の範囲である、ポリオール脱水素酵素組成物である。 - 特許庁

One electrode is provided on a group III-V compound semiconductor-made buffer layer containing boron(B) and phosphorus(P) or arsenic(As) having a smaller forbidden band width than a lower clad layer, and another electrode is provided on a group III nitride semiconductor layer to obtain a group III nitride semiconductor light emitting element having a high light emission intensity and electrodes displaying good Ohmic characteristics.例文帳に追加

一方の電極を下部クラッド層よりも禁止帯幅を小とする硼素（Ｂ）とリン（Ｐ）または砒素（Ａｓ）とを含むＩＩＩ−Ｖ族化合物半導体から構成される緩衝層上に設け、他方の電極をＩＩＩ族窒化物半導体層上に設けることにより、良好なオーミック特性を発揮する電極を備えた高発光強度のＩＩＩ族窒化物半導体発光素子を得る。 - 特許庁

The light-emitting element 100 includes a pair of electrodes 2 and 7, a light-emitting layer 5 provided between the pair of electrodes 2 and 7 and having a donor-acceptor pair light emitting function, a buffer layer 4 and a carrier injection layer 3 containing a p-type semiconductor in this order.例文帳に追加

一対の電極２，７と、一対の電極２，７間に配置された、ドナー・アクセプター対発光機能を有する発光層５と、バッファ層４と、ｐ型半導体を含むキャリア注入層３と、をこの順で備える発光素子１００であって、発光素子１００のエネルギーバンド図において、発光層５の価電子帯頂部のエネルギーレベルをＶＢＭ_ｉ（ｅＶ）及びキャリア注入層３の価電子帯頂部のエネルギーレベルをＶＢＭ_ｐ（ｅＶ）としたときに、バッファ層４の価電子帯が、下記式（１）の条件を満たすエネルギーレベルＶＢＭ_ｂ（ｅＶ）の価電子帯頂部を有することを特徴とする。 - 特許庁