「RAM chip」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A signal DD for specifying a display direction, a signal SDW for specifying a segment data width, and a home address HA are inputted to an address generator AG; a RAM address RA, a chip selection signal CS, and a read signal RD are generated and inputted to RAM 11; and data D0-D7 are read in byte units and given to a segment data buffer SDB.例文帳に追加

アドレスジェネレータＡＧに表示方向を指定する信号ＤＤ、セグメントデータ幅を指定する信号ＳＤＷ、ホームアドレスＨＡが入力され、ＲＡＭアドレスＲＡ、チップを選択する信号ＣＳ、リード信号ＲＤが生成されてＲＡＭ１１に与えられ、バイト単位のデータＤ０〜Ｄ７が読み出されてセグメントデータバッファＳＤＢに与えられる。 - 特許庁

To efficiently capture FBM (a fail bit map) information for indicating physical position information of failure in a testing device and an testing method, especially in the failure analysis, for a RAM inside an LSI chip, such as a CPU and a DSP.例文帳に追加

ＣＰＵやＤＳＰ等のＬＳＩ内部におけるＲＡＭ用の試験装置及び試験方法に関し、特に障害解析において故障の物理位置情報を表すＦＢＭ情報（フェイルビットマップ）の取得を効率良く行うこと。 - 特許庁

To provide a semiconductor integrated circuit device which shortens the download time when data are downloaded from an external memory to an on-chip RAM and never lowers the throughput of a central arithmetic processing unit during the downloading.例文帳に追加

外部メモリからオンチップＲＡＭ上にデータをダウンロードする場合に、ダウンロード時間を短くするとともに、ダウンロード中に中央演算処理ユニットの処理能力を低下させない半導体集積回路装置を提供することにある。 - 特許庁

The sub control portion 20 is one-chip CPU with built-in ROM 29 and RAM 28 for receiving commands from a main control portion 10 to control the transmission of commands required for the device control board connected to the sub-board 2.例文帳に追加

副制御部２０は、主制御部１０からのコマンドを受信して、サブ基板２に接続されている装置制御基板が必要とするコマンドの送信制御を行なうＲＯＭ２９およびＲＡＭ２８を内蔵する1チップＣＰＵである。 - 特許庁

To guarantee the readout of ferroelectric RAM, after packaging for the purpose of using the RAM as a security chip or the like, even if the depolarization of ferroelectric capacitor occurs due to thermal history during packaging, for example, by writing of a device manufacturer's on specific or all the cell regions and a reference cell region under the wafer conditions.例文帳に追加

強誘電体メモリに関し、セキュリティチップ等として使用するために、例えば、デバイス製造メーカがウエハ状態の下で特定又は全てのメモリセル領域及びリファレンスセル領域に書き込みを行い、パッケージの際の熱履歴により強誘電体キャパシタの分極が減極されてしまうような場合であっても、パッケージ後の読み出しを保証することができるようにする。 - 特許庁

To enable the test of the other chips during the data holding test period of an SRM in a composite semiconductor device where a SRAM(static RAM) chip and the other IC chips are included and the corresponding output terminals of both chips are connected in common to a single external output terminal.例文帳に追加

ＳＲＡＭチップと他のＩＣチップとを含み、該両チップの対応する出力端子が、単一の外部出力端子に共通接続されて成る複合半導体装置に於いて、ＳＲＡＭのデータ保持テスト期間中に、他のチップのテストを可能とする。 - 特許庁

A coefficient RAM 4 stores coefficients in a plurality of areas respectively, when a chip selection signal CS is at an active level, reads the coefficient in an area specified by address data ADR output from the program counter 1 according to a reading instruction and outputs the coefficient.例文帳に追加

係数ＲＡＭ４は、複数のエリアに係数を各々記憶し、チップセレクト信号ＣＳがアクティブレベルである場合に、プログラムカウンタ１から出力されるアドレスデータＡＤＲにより指定されたエリア内の係数を読み出し指令に応じて読み出して出力する。 - 特許庁

This data transfer controller of IEEE1394 is provided with first buses 90, 92 and 94, second buses 96 and 98, third buses 100-109 and a forth bus 110 electrically connected to the application of a poststage, a CPU 66, a PHY chip and a RAM 80.例文帳に追加

ＩＥＥＥ１３９４のデータ転送制御装置において、後段のアプリケーション、ＣＰＵ６６、ＰＨＹチップ、ＲＡＭ８０に電気的に接続される第１のバス９０、９２、９４、第２のバス９６、９８、第３のバス１００〜１０９、第４のバス１１０を設ける。 - 特許庁

Information of the extracted object is read by each frame by means of a central processing unit 41 of a single chip microcomputer 3 and are stored in the register or the memory (RAM) for recognition of the object contained in the image and detection of the movement of or of changes in the object.例文帳に追加

抽出された物体の情報は、１フレーム毎に１チップマイクロコンピュータ３の中央演算処理装置４１によって読み出されてレジスタまたはメモリ（ＲＡＭ）に保存され、画像中に含まれる物体の認識、物体の移動や変化の検出が行われる。 - 特許庁

A microcomputer 50 made up of a one-chip integrated circuit integrally having a data storage section made up of a CPU, ROM or RAM or the like or a computation processing section is provided on a control board 39, and a ferrite electromagnetic wave absorptive sheet 56 is pasted to the top face of the microcomputer 50.例文帳に追加

主制御基板３９にはＣＰＵとＲＯＭやＲＡＭ等からなるデータ記憶部や演算処理部を一体的に有する１チップ集積回路からなるマイクロコンピュータ５０が装着され、このマイクロコンピュータ５０の上面にフェライト系の電磁波吸収シート５６が貼着されている。 - 特許庁

By inputting a test mode signal to a test mode input terminal 6, a RAM 2 (special cell requiring the measurement of a standby current) of a semiconductor device 1 is set to a standby state through a dedicated test mode circuit 7 (such as an OR 4 inserted to a chip enable signal line 3, for example).例文帳に追加

テストモード入力端子６にテストモード信号を入力することにより、専用のテストモード回路７（例えば、チップイネーブル信号ライン３に介挿した論理和４）を介して半導体装置１のＲＡＭ２（スタンバイ電流の測定を要する特殊セル）をスタンバイ状態に設定する。 - 特許庁

When the power stop information is stored in the VBB power stop storage circuit (S125: Yes), it is determined that the main control board is replaced, and when a probability variable state is produced in the Pachinko machine (S130: Yes), data stored in RAM of the one-chip microcomputer are cleared (S140).例文帳に追加

そして、ＶＢＢ電力停止記憶回路に電力停止情報が記憶されている場合には（Ｓ１２５：Ｙｅｓ）、主制御基板の交換が行われたものとみなし、パチンコ機にて確変状態が発生している場合には（Ｓ１３０：Ｙｅｓ）、ワンチップマイコンのＲＡＭに記憶されているデータをクリアする（Ｓ１４０）。 - 特許庁

When the program processing of the one-chip microcomputer runs away, the contents of the specific address of the RAM 6 are made different from the contents intentionally prepared at the time of initialization, so that even when a rewriting subroutine program instruction is executed in error due to a runaway of program processing, the contents of the flash memory 1 can be prevented from being rewritten in error.例文帳に追加

これにより、１チップマイクロコンピュータのプログラム処理が暴走した時は、ＲＡＭ６の特定番地の内容が初期化時点で意図的に作成した内容とは異なってしまう為、プログラム処理の暴走に伴い書き換え用のサブルーチンプログラム命令が誤って実行されても、フラッシュメモリ１の誤書き換えを防止できる。 - 特許庁

In a main control board of a Pachinko game machine 1, when an in/out command is outputted for accessing IO from a CPU 111, an area section determining part 120 switches the accessing location to the IO or to a RAM 116 according to access values and an IO identification signal or a chip selector signal MCS0 is made active according to the result.例文帳に追加

パチンコ機１の主制御基板において、ＣＰＵ１１１からＩＯにアクセスするためのイン／アウトコマンドが出力された時、エリア区分判定部１２０が、アドレス値に応じて、アクセス先をＩＯ、ＲＡＭ１１６のいずれかに切り換え、その結果に応じてＩＯ識別信号またはチップセレクタ信号ＭＣＳ０をアクティブにする。 - 特許庁

In a main control board of a Pachinko machine 1, when a CPU 111 outputs in/out commands for accessing an IO, an area section determination part 120 changes an access destination to one of the IO and a RAM 116 according to an address value, and an IO identification signal or a chip selector signal MCS0 is turned active according to the result.例文帳に追加

パチンコ機１の主制御基板において、ＣＰＵ１１１からＩＯにアクセスするためのイン／アウトコマンドが出力された時、エリア区分判定部１２０が、アドレス値に応じて、アクセス先をＩＯ、ＲＡＭ１１６のいずれかに切り換え、その結果に応じてＩＯ識別信号またはチップセレクタ信号ＭＣＳ０をアクティブにする。 - 特許庁

When an in/out command for the access to the IO from a CPU 211 is output in the put-out control board in the Pachinko machine 1, an area section determining part 120 changes the destination of access either to the IO or to a RAM 216 according to the address value, and activates either IO identification signals or chip selector signals MCS0 according to the result of determination.例文帳に追加

パチンコ機１の払出制御基板において、ＣＰＵ２１１からＩＯにアクセスするためのイン／アウトコマンドが出力された時、エリア区分判定部１２０が、アドレス値に応じて、アクセス先をＩＯ、ＲＡＭ２１６のいずれかに切り換え、その結果に応じてＩＯ識別信号またはチップセレクタ信号ＭＣＳ０をアクティブにする。 - 特許庁

The SD memory card interface controller 3 is an LSI made into one chip for performing operation control inside the SD memory card, a CPU 6 is provided inside this controller, only the CPU 1 can access an RTC 10 and accessed and read data are stored in the secret RAM area of the FLASH ROM.例文帳に追加

ＳＤメモリカードインタフェースコントローラ３はＳＤメモリカード内部の動作制御を行う１チップ化されたＬＳＩであり、このコントローラ内部には、ＣＰＵ６が設けられ、ＣＰＵ１のみが、ＲＴＣ１０へアクセスすることができ、アクセスして読み出されたデータは、ＦＬＡＳＨ ＲＯＭの秘匿ＲＡＭ領域に格納される。 - 特許庁

A Pachinko game machine 1 includes a dispensing control board in which when an in/out command for accessing an IO is output from a CPU 211, an area division determining unit 120 switches an access destination between the IO and an RAM 216 according to an address value, and an IO identification signal or chip selector signal MCS0 is activated according to the result of switching.例文帳に追加

パチンコ機１の払出制御基板において、ＣＰＵ２１１からＩＯにアクセスするためのイン／アウトコマンドが出力された時、エリア区分判定部１２０が、アドレス値に応じて、アクセス先をＩＯ、ＲＡＭ２１６のいずれかに切り換え、その結果に応じてＩＯ識別信号またはチップセレクタ信号ＭＣＳ０をアクティブにする。 - 特許庁

In a main control board and a paying out control board of a Pachinko machine 1, when an in/out command is output to access an IO from CPU 111, an area determining section 120 switches an access destination between the IO and a RAM 216 based on an address value, and an IO identification signal or chip selector signal MCS0 is activated according to the result.例文帳に追加

パチンコ機１のメイン制御基板、払出制御基板において、ＣＰＵ１１１からＩＯにアクセスするためのイン／アウトコマンドが出力された時、エリア区分判定部１２０が、アドレス値に応じて、アクセス先をＩＯ、ＲＡＭ２１６のいずれかに切り換え、その結果に応じてＩＯ識別信号またはチップセレクタ信号ＭＣＳ０をアクティブにする。 - 特許庁

The LCD driver (liquid crystal display drive device) IC chip 10 includes an input circuit 11 to which data is inputted, a RAM (Random Access Memory) 12 as a memory section, a logic circuit 13 as a data processing section, an internal semiconductor element circuit constituted in such a manner that the output circuit 14 etc., including a latch circuit and producing signal output are correlated.例文帳に追加

ＬＣＤドライバ（液晶表示駆動装置）ＩＣチップ１０は、データが入力される入力回路１１、記憶部としてのＲＡＭ（Random Access Memory）１２、データ処理部としてのロジック回路１３、及びラッチ回路を含み信号出力をする出力回路１４等が相関するように構成された内部の半導体素子回路を有している。 - 特許庁

An LCD driver IC chip 10 (a liquid crystal display driving device) comprises an internal semiconductor element circuit configured so that a data input circuit 11 RAM(Random Access Memory) 12 as a storage part, a logic circuit 13 as a data processing part, an output circuit 14 for outputting a signal including a latch circuit, etc., are correlated with each other.例文帳に追加

ＬＣＤドライバ（液晶表示駆動装置）ＩＣチップ１０は、データが入力される入力回路１１、記憶部としてのＲＡＭ（Random Access Memory）１２、データ処理部としてのロジック回路１３、及びラッチ回路を含み信号出力をする出力回路１４等が相関するように構成された内部の半導体素子回路を有している。 - 特許庁

To realize a semiconductor integrated circuit incorporating a memory circuit such a RAM in which defective address information can be easily written even in a state in which a chip is sealed in a package, further, incorporated in a board and a module, and a defective bit of a memory circuit is saved and yield rate is improved.例文帳に追加

ＲＡＭのようなメモリ回路を内蔵した半導体集積回路において、チップをパッケージに封入しさらにボードやモジュールなどに実装した状態でも容易に欠陥アドレス情報を書き込むことができ、それによってメモリ回路の不良ビットを救済して歩留まりの向上を図ることができる半導体集積回路を実現する。 - 特許庁

A Pachinko game machine 1 includes a main control board and a dispensing control board in which when an in/out command for accessing an IO is output from a CPU 111, an area division determining unit 120 switches an access destination between the IO and an RAM 216 according to an address value, and an IO identification signal or chip selector signal MCS0 is activated according to the result of switching.例文帳に追加

パチンコ機１のメイン制御基板、払出制御基板において、ＣＰＵ１１１からＩＯにアクセスするためのイン／アウトコマンドが出力された時、エリア区分判定部１２０が、アドレス値に応じて、アクセス先をＩＯ、ＲＡＭ２１６のいずれかに切り換え、その結果に応じてＩＯ識別信号またはチップセレクタ信号ＭＣＳ０をアクティブにする。 - 特許庁

Thus, the design of the scan test having a high failure detection rate is realized without increasing the chip area associated with the speed performance of an access path of the RAM or the hard macro core or the addition of a test circuit.例文帳に追加

あるいはスキャンテストのキャプチャ動作時にＲＡＭやハードマクロコアのデータ蓄積回路へキャプチャデータを順次蓄積しスキャンテスト後にＬＳＩ外部へ読み出して外部のＬＳＩテスタで期待値照合することでＲＡＭやハードマクロコアのアクセスパスの速度性能やテスト回路追加に伴うチップ面積増加を招くことなく、高い故障検出率のスキャンテスト設計を実現できる。 - 特許庁

The IC chip for a non contact IC card, comprising an RF circuit, communication interface circuit, a CPU, a ROM, a RAM and a peripheral circuit, is responsive and versatile by having a command analyzing means in the communication interface circuit for responding to commands required to be responsive and reducing the load of command analyzing by the CPU.例文帳に追加

ＲＦ回路、通信インタフェース回路、ＣＰＵ、ＲＯＭ、ＲＡＭ、周辺回路にて構成される非接触ＩＣカード用ＩＣチップにおいて、通信インタフェース回路内に応答性が要求されるコマンドに対するコマンド解析手段を設け、ＣＰＵにて実施するコマンド解析処理を低減させることにより、応答性ならびに汎用性を持たせたことを特徴とする。 - 特許庁

When data transfer is performed between a codec 4 and a RAM 5, an input/output signal generation part 3 generates a reading signal CIOR or a writing signal CIOW, on the basis of a transfer permission signal XACK0, a chip select signal XCS, a memory writing signal XWR or a memory reading signal XRD which are outputted from a processor 1, and outputs it to the codec 4.例文帳に追加

コーデック４とＲＡＭ５との間のデータ転送を行う場合、入出力信号生成部３は、プロセッサ１から出力される転送許可信号ＸＡＣＫ０、チップセレクト信号ＸＣＳ、メモリ書込信号ＸＷＲまたはメモリ読出信号ＸＲＤをもとに読出信号ＣＩＯＲまたは書込信号ＣＩＯＷを生成し、コーデック４に出力する。 - 特許庁