「adder」に関連した英語例文の一覧と使い方(29ページ目) - Weblio英語例文検索

A digital adder 330 adds the higher-order and lower-order bits of the analog signals of two inputs after digital conversion and also generates the A/D conversion result of the analog input signals S1 and S2 at the same time.例文帳に追加

デジタル加算器３３０が、２入力分のアナログ信号をデジタル変換した上位、下位ビットを加算処理し、同時にアナログ入力信号Ｓ_1 とＳ_2 のＡＤ変換結果を生成する。 - 特許庁

An adder 72 finds a current difference between a target current I_o and the d-axis current component I_d, and a PI control part 74 finds a d-axis voltage component V_d from the current difference.例文帳に追加

加算器７２が目標電流Ｉ_０とｄ軸電流成分Ｉ_ｄとの差分電流を求め、ＰＩ制御部７４がこの差分電流からｄ軸電圧成分Ｖ_ｄを求める。 - 特許庁

An interlaced scanning image signal and an incoming interlaced scanning image signal which are delayed by 525 lines by field delay devices 2, 3 are added by an adder 4 and are subtracted by a subtractor 11.例文帳に追加

フィールド遅延器２と３で５２５ライン遅延された飛越し走査画像信号と入来飛越し走査画像信号は、加算器４で加算される一方、減算器１１で減算される。 - 特許庁

Plural adder arrays 44, 84, 88, 94 and 96 total the values by an optionally selected combination, and send out the binary number P which is the division value as an operation result.例文帳に追加

その値を、複数の加算器アレイ（４４、８４、８８、９４、９６）は、任意に選択された組み合わせで合計し、除算値である二進数Ｐを演算結果として送り出すようになっている。 - 特許庁

Each voltage generated in the current detection resistances 41, 42 is detected respectively by differential amplifiers 43, 44, added together by an adder 45, and outputted as a current detection output.例文帳に追加

電流検出抵抗４１，４２に生じた電圧は、差動増幅器４３，４４でそれぞれ検出された後に加算器４５で加算され、電流検出出力として出力される。 - 特許庁

The adder 318 inputs a value (Ufb+Uff) which is obtained by adding the FF operation amount Uff to the FB operation amount Ufb as an operation amount U to a CR motor drive circuit 51.例文帳に追加

加算器３１８は、ＦＢ操作量ＵｆｂにＦＦ操作量Ｕｆｆを加算して得られる値（Ｕｆｂ＋Ｕｆｆ）を、操作量ＵとしてＣＲモータ駆動回路５１に入力する。 - 特許庁

Since the variation in the tilt is smaller than the tilts 1 and 2 and the variation in the initial value, an output of the adder 20 denoting the compression/expansion rate is changed in the same direction at the same pixel position.例文帳に追加

傾きの変化分が傾き１，２と初期値の変化分よりも小さいので、圧縮・伸長率を示す加算器２０の出力は、同一画素位置では同一方向に変化する。 - 特許庁

Besides, an adder 105 subtracts the output signal 125 from the input signal 121 and outputs a calculated output signal 126 as an edge component of the input signal 121.例文帳に追加

また、加算器１０５は、出力信号１２５を入力信号１２１より減算し、算出された出力信号１２６を入力信号１２１のエッジ成分として出力する。 - 特許庁

The PLL circuit with high accuracy can be realized at low cost by inputting a carrier output of the adder 6 to the analog PLL 7 as an intermediate clock s110 to construct a PLL loop.例文帳に追加

加算器６のキャリー出力を中間クロックｓ１１０としてアナログＰＬＬ７に入力してＰＬＬループを構成することで、安価に高精度なＰＬＬ回路を実現できる。 - 特許庁

As the arithmetic circuit is realized by modifying conventional multiplier and adder without adding special computing element for multiplication and addition calculation, chip area efficiency can be improved.例文帳に追加

また、乗加算計算のための特別の演算器を追加せずに既存の乗算器と加算器の変形で演算回路が実現できるのでチップ面積効率を高めることができる。 - 特許庁

DACs 31a-31s give a digital input signal converted into an analog signal and a DAC 43 gives a distortion compensation signal converted into an analog signal to an adder 5 respectively.例文帳に追加

ＤＡＣ３１ａ〜３１ｄからはアナログ信号に変換されたディジタル入力信号が，ＤＡＣ４３からはアナログ信号に変換された歪補償信号が，それぞれ加算器５に与えられる。 - 特許庁

A transmission termination timing generator 201 generates a timing to supply the termination of a data signal sent from a communication controller 161 to a power measuring signal adder 202.例文帳に追加

通信制御部１６１から送られてきたデータ信号の終端が電力測定信号付加部２０２に供給されるタイミングを送信終端タイミング生成部２０１で生成する。 - 特許庁

The adder circuit 13c compares electric signals output from the amplifier circuits 13a and 13b with each other, and extracts valid parts from the detected reading result to combine the parts.例文帳に追加

加算回路１３ｃは、増幅回路１３ａ，１３ｂから出力される電気信号を比較して、それぞれ検出された読み取り結果のうちから有効部分を抽出して合成する。 - 特許庁

An adder 102, an initial value register 103, a counter value selector 104 and a counter 105 constitute an upcounter to update a count value in the unit of a predetermined discrete value in synchronization with the count clock.例文帳に追加

加算器１０２、初期値レジスタ１０３、カウンタ値セレクタ１０４、およびカウンタ１０５によってアップカウンタを構成し、カウントクロックに同期して、所定の計数値単位で、カウント値を更新する。 - 特許庁

The adder section 14a gives a switching signal to a path switch section 11 to allow the pass switch section 11 in response to the switching signal to switch the reception path 4a to a reception path 3a.例文帳に追加

加算部１４ａは、切替信号をパススイッチ部１１に供給し、その切替信号に応答したパススイッチ部１１がパスルートを受信パス４ａから受信パス３ａに切り替える。 - 特許庁

To provide a linearity enhancement circuit that dispenses with an adder for performing operation by a binary code and can be operated speedily with low power consumption, and to provide a ΣΔA/D converter and a reception apparatus.例文帳に追加

バイナリコードで演算する加算器が不要で、高速、低消費電力で動作することが可能な線形性改善回路、ΣΔＡ／Ｄ変換器、および受信装置を提供する。 - 特許庁

A glitch canceling circuit 6 is inserted between the resistors R2, R3 and the adder 1, and a re-timing process is executed to the feedback analog signals outputted from the resistors R2, R3.例文帳に追加

さらに、抵抗Ｒ２，Ｒ３と加算器１との間にグリッジキャンセル回路６を挿入し、抵抗Ｒ２，Ｒ３から出力する帰還アナログ信号に対してリタイミング処理を行う。 - 特許庁

The two sinusoidal signals of different frequencies output from the two equalizer circuits (sine wave generation circuits) 14, 15 are then added by an adder 62, thereby generating a DTMF signal.例文帳に追加

そして、２つのイコライザ回路（正弦波発生回路）１４，１５から出力される２つの異なる周波数の正弦波信号を加算器６２により加算してＤＴＭＦ信号を生成する。 - 特許庁

The signal of the vibrator is digitally converted by an analog-to-digital converter 3 through a cross point switch 2 and an image is displayed on a display 12 through processing of a delay means 4, an adder means 5, etc.例文帳に追加

振動子の信号は、クロスポイントスイッチ２を経てＡＤ変換器３でディジタル変換され、遅延手段４や加算手段５等の処理を経て、画像が表示器１２に表示される。 - 特許庁

An adder 26 adds accompanying individual channel outgoing transmission power information 201 and HS-SCCH power offset 202, and determines the outgoing transmission power value of the HS-SCCH.例文帳に追加

加算器２６は付随個別チャネル下り送信電力情報２０１とＨＳ−ＳＣＣＨパワーオフセット２０２とを加算し、ＨＳ−ＳＣＣＨの下り送信電力値を決定する。 - 特許庁

The adder 18 sums up the difference information outputted from the difference information processing section 17 to the image outputted from the motion compensation section 16 to generate an interpolation image for the slow reproduction.例文帳に追加

加算器１８は、差分情報処理部１７が出力した差分情報と動き補償部１６が出力した画像とを加算して、スロー再生用の補間画像を生成する。 - 特許庁

An adder section 5 sums the input, video signal S2 and a contour correction signal S8 to provide an output of a video signal S9 whose contour is corrected to a video signal output terminal 9.例文帳に追加

加算部５は入力映像信号Ｓ２と輪郭補正用信号Ｓ８とを加算して輪郭補正済み映像信号Ｓ９を映像信号出力端子９に出力する。 - 特許庁

An adder 64 adds the output of the multiplier 62 to output a composite digital signal 304.例文帳に追加

乗算部６２は、デジタル受信信号３００を受信ウエイトベクトル信号３１２で重み付けし、加算部６４は乗算部６２の出力を加算して、デジタル合成信号３０４を出力する。 - 特許庁

The gain control sections 24-1, 24-2 amplify the amplitude components of the respective bands at a magnification preset by an operation section 27 (control the gain), and provide an output to an adder 25, respectively.例文帳に追加

ゲイン制御部２４−１，２４−２は、それぞれの帯域の振幅成分を操作部２７により予め設定された倍率で増幅し（ゲインを制御し）、それぞれ加算器２５に出力する。 - 特許庁

On the occurrence of a fault in a reception path 4a, a path alarm detection section 12a detects a path alarm and gives a detection signal to an adder section 14a and a RDI(Remote Defect Indication) insertion section 15a.例文帳に追加

受信パス４ａにて障害が発生すると、パスアラーム検出部１２ａは、パスアラームを検出して、検出信号を加算部１４ａ及びＲＤＩ挿入部１５ａに供給する。 - 特許庁

An adder 26 adds the level of the U signal calculated by a U level detection circuit 22 and the level of the V signal calculated by a V level detection circuit 24 to calculate a UV (ultraviolet ray) suppression parameter.例文帳に追加

Ｕレベル検出回路２２で求めたＵ信号のレベルと、Ｖレベル検出回路２４で求めたＶ信号のレベルを加算器２６において加算し、ＵＶ抑圧パラメータを求める。 - 特許庁

The adder 9 adds the output of the error amplifier 10 to the output of the signal generator 21, and outputs as an output voltage command V1' of an output voltage V1 of the inverter 1.例文帳に追加

加算器９は、誤差増幅器１０の出力と信号発生器２１の出力の加算を行い、インバータ１の出力電圧Ｖ１の出力電圧指令Ｖ１’として出力する。 - 特許庁

Meanwhile, a feedforward (FF) operation amount calculation section 314 determines an FF operation amount Uff from the acceleration command value Ar and jerk command value Jr, and inputs it to an adder 318.例文帳に追加

一方、フィードフォワード（ＦＦ）操作量算出部３１４は、加速度指令値Ａｒと躍度指令値Ｊｒとから、ＦＦ操作量Ｕｆｆを求めて、これを加算器３１８に入力する。 - 特許庁

A CCD line sensor reads the image data of an original placed on an original platen glass plate of the image forming apparatus, adder circuits 1 receive the read data and sum the data for a prescribed time.例文帳に追加

画像形成装置の原稿台ガラスに載置された原稿の画像データをＣＣＤラインセンサで読み取り、その読み取りデータを加算回路１に入力して所定時間加算する。 - 特許庁

The sinusoidal wave computing unit 32 is provided with operators such as an adder-subtracter and a multiplier and generates a sinusoidal wave by determining terms of a Taylor expansion of a sinusoidal function by arithmetic operation.例文帳に追加

正弦波演算部３２は、加減算器や乗算器などの演算器を有しており、テーラー展開された正弦関数の各項を算術演算することによって正弦波を生成する。 - 特許庁

An adder 606 calculates the difference between a smooth quantized LPS parameter at present processing unit time and another smooth quantized LPS parameter of the preceding processing unit time.例文帳に追加

加算器６０６は、現在の処理単位時間における平滑化量子化ＬＳＰパラメータと１つ前の処理単位時間における平滑化量子化ＬＳＰパラメータとの差を算出する。 - 特許庁

The adder 305 adds the predicted image signal and a prediction error signal decoded from an inverse quantization and inverse orthogonal transform section 304 and outputs a decoded image signal.例文帳に追加

加算器３０５はこの予測画像信号と逆量子化・逆直交変換部３０４からの復号された予測誤差信号とを加算して、復号化した画像信号を出力する。 - 特許庁

After the operation is completed, a feedforward part FF adds output data of an adder 11 and a delay circuit 12 thereby generating an extraction data TD1 corresponding to a detection frequency f1.例文帳に追加

この演算が終了した後、フィードフォワード部ＦＦは加算器１１および遅延回路１２の出力データを加算して検出周波数ｆ１に対応する抽出データTD1を生成する。 - 特許庁

An LPF 8 and an adder circuit 9 for correction are connected between an output terminal and one input terminal of a comparator 7 for wavelength shaping of the regenerative signal of the optical disk reproducing device.例文帳に追加

光ディスク再生装置の再生信号を波形整形するコンパレータ７の出力端子と１つの入力端子との間にＬＰＦ８と補正用加算回路９とを接続する。 - 特許庁

The image decoding processing circuit 1 includes a reversible decoder 2, an inverse quantizer 3, an IDCT device 4, an adder 5, a deblock filter 6, a frame memory 7, and a motion estimator/compensator 8.例文帳に追加

この画像復号処理回路１は、可逆復号器２と、逆量子化器３と、ＩＤＣＴ器４と、加算器５と、デブロックフィルタ６と、フレームメモリ７と、動き予測補償器８とを有する。 - 特許庁

Namely, when the adder 23 outputs the carry signal '1', phase data ωt of '100...00' are outputted from a delay flip-flop 29 in the timing of a next clock pulse CLK.例文帳に追加

すなわり、加算器２３からキャリイ信号”１”が出力されると、次のクロックパルスＣＬＫのタイミングにおいてディレイフリップフロップ２９から、”１００・・・００”なる位相データωｔが出力される。 - 特許庁

As a result, a higher harmonic signal S13 having a spectrum distribution on a high-frequency side of the input audio signal S11 is generated and is added to the input audio signal S11 by an adder 13.例文帳に追加

これにより入力オーディオ信号Ｓ１１の高域側のスペクトル分布を持った高調波信号Ｓ１３が生成され、加算器１３により入力オーディオ信号Ｓ１１に付加される。 - 特許庁

The quantized value is inputted to a digital integrator 508, and at the same time, it is negatively fed back to an adder 504 provided on the input side of the analog integrator 505 via a negative feed-back route 507.例文帳に追加

量子化値を、デジタル積分器５０８に入力すると同時に、アナログ積分器５０５の入力側に設けられた加算器５０４に負帰還路５０７を介して負帰還する。 - 特許庁

The adder reduces the temperature offset correction value and the learning offset correction value from the current detection values in each phase of U and W and outputs them to a V phase current presumption part 17.例文帳に追加

加算器１６は、Ｕ、Ｗ各相の電流検出値から温度オフセット補正値および学習オフセット補正値を減算してＶ相電流推定部１７に出力する。 - 特許庁

The current increase/decrease amount ΔI_γ^* calculated by the instruction current increase/decrease amount calculation part 30A is added to the previous value I_γ^* (n-1) of the instruction current value I_γ^* in the adder 30B.例文帳に追加

指示電流増減量演算部３０Ａによって演算された電流増減量ΔＩ_γ^＊は、加算器３０Ｂにおいて、指示電流値Ｉ_γ^＊の前回値Ｉ_γ^＊（n-1）に加算される。 - 特許庁

A nonlinear table 113 is inserted into the trailing stage of an integrator 112 in which an adder 110 and a delay circuit 111 that delays inputted signals for one sample period are interconnected in a loop manner.例文帳に追加

加算器１１０と入力信号を１サンプル周期遅延する遅延回路１１１とをループ状に接続した積分器１１２の後段に非線形テーブル１０６を挿入する。 - 特許庁

A nonlinear table 106 is inserted into the trailing stage of an integrator 105 in which an adder 103 and a delay circuit 104 that delays inputted signals for one sample period are connected in a loop manner.例文帳に追加

加算器１０３と入力信号を１サンプル周期遅延する遅延回路１０４とをループ状に接続した積分器１０５の後段に非線形テーブル１０６を挿入する。 - 特許庁

The adder-subtracter circuit 320 adds the offset Vos1 to the digital image signal Vi according to the polarity shown by the polarity designating signal INV and outputs a digital image signal Vs1.例文帳に追加

加減算回路３２０はディジタル画像信号Ｖｉにオフセット分Ｖｏｓ１を極性指定信号ＩＮＶが示す極性に応じて付加し、ディジタル画像信号Ｖｓ１を出力する。 - 特許庁

An accumulator composed of an adder 208 and a register 209 accumulates output data of a mute control part 207 and outputs the accumulation result as a current value Cnew of the coefficient.例文帳に追加

加算器２０８およびレジスタ２０９からなる累算器は、ミュートコントロール部２０７の出力データの累算を行い、累算結果を係数の現在値Ｃｎｅｗとして出力する。 - 特許庁

The LPF 10 connects the multiplier 14 and a delay element 18, and the output of the multiplier 14 and the output of a multiplier 12 are added together by an adder 16.例文帳に追加

ＬＰＦ１０は、遅延素子１８に乗算器１４を接続し、この乗算器１４の出力と乗算器１２の出力とが加算器１６で加算される構成となっている。 - 特許庁