「adder」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

A focus error signal generation part 46 is provided with a main focus generation part 48, a side focus error generation part 50, an adder 54, a coefficient switching part 60, a leakage measuring part 62, and a control unit 64.例文帳に追加

フォーカスエラー信号生成部４６は、メインフォーカス生成部４８、サイドフォーカスエラー生成部５０、加算器５４、係数切り換え部６０、漏れ測定部６２、制御部６４などを含んで構成されている。 - 特許庁

When it is found that the stressing treatment has been set up, the outputs of the delay units of the microphone array unit are summed up and synthesized by an adder, and the voices sounding from the specific direction are stressed and output to a voice memory (S110).例文帳に追加

設定済みである場合には、マイクロホンアレー部の各遅延器の出力を加算器で加算合成して、特定方向を強調した音声を音声メモリに出力させる（Ｓ１１０）。 - 特許庁

A mixer circuit 102 mixes a fundamental wave signal being an input signal with a difference frequency signal to produce a pre-distortion with the same amplitude and the inverted phase and outputs it to an adder 119.例文帳に追加

ミキサ回路１０２は、入力信号を基本波信号として、差周波信号と基本波信号をミキシングすることにより、同一振幅逆位相の予歪みを発生させ、加算器１１９に出力する。 - 特許庁

By an adder 11b, AS' formed by delaying the AS and attenuating a voice level from the US+AS'+BS' and BS' formed by delaying the BS and attenuating the voice level are subtracted and the US is generated.例文帳に追加

加算器１１ｂでは、ＵＳ＋ＡＳ’＋ＢＳ’から、ＡＳを遅延させ、音声レベルを減衰させたＡＳ’と、ＢＳを遅延させ、音声レベルを減衰させたＢＳ’とが減算されＵＳが生成される。 - 特許庁

The signal passed through the FA attenuator has low electric power, so the signal of 3FA applied through an adder has its inter-FA power difference minimized and AGC is performed normally by an IF stage.例文帳に追加

該当ＦＡ減衰器を通過した信号は電力が低くなるために、加算器を通して加わった３ＦＡの信号は、ＦＡ間電力差が最小化されてＩＦ段でＡＧＣが正常に実行される。 - 特許庁

Power conversion circuits 10_1 to 10_n respectively calculate the power values of (n) input signals 70_1 to 70_n and an adder 40 mutually adds (n) calculated power values as a synthetic power value P.例文帳に追加

電力変換回路１０_1〜１０_nではｎ個の入力信号７０_1〜７０_nの電力値をそれぞれ算出し、加算器４０では、算出されたｎ個の電力値どうしを加算して合成電力値Ｐとする。 - 特許庁

An adder 104 adds those together, and a source voltage, corresponding to the addition value (P_T+P_B), in the table 106 is determined by using the addition value and set as the source voltage Vcc of the amplifier 14.例文帳に追加

これらを加算器１０４により加算し、加算値（Ｐ_T＋Ｐ_B）を用いてテーブル１０６から加算値に対応する電源電圧を決定し、増幅器１４の電源電圧Ｖｃｃとして設定する。 - 特許庁

As a signal receiving opening is enlarged to corresponding to a deeper signal receiving focus by variable bore diameter control, a group matching the deeper signal receiving focus is added to phase regulating addition at the post-stage phase regulating adder circuit 72.例文帳に追加

可変口径制御によってより深い受信フォーカスに対応して受信開口が広がるほど、深い受信フォーカスに適合したグループが後段整相加算回路７２での整相加算に加わる。 - 特許庁

A coding scheme reduces the need for an adder or memory element for obtaining multiple modulus values, and the use of carry save addition with carry propagation addition enhances the computational speed of the multiplication module.例文帳に追加

コーディングスキームは、マルチプルモジュラス値を得るための加算器及びメモリ素子の必要性を減少させ、キャリ貯蔵加算及びキャリ電波加算の使用は、掛け算モジュールの計算速度を向上させる。 - 特許庁

The display correcting apparatus comprises a multiplier 231 for multiplying a first coefficient 233 to color data 232 and an adder 235 for adding a second coefficient 236 to the multiplying result 234 of the multiplier 231.例文帳に追加

色データ２３２に第１の係数２３３をかける乗算器２３１と、乗算器２３１の乗算結果２３４に第２の係数２３６を加算する加算器２３５とで構成したことを特徴とする。 - 特許庁

A computation unit 23, a gain control unit 24, and an adder 26 refer to the binarized pixel to compute a value to be added to the attention pixel of the color component image, and add the computed value to the attention pixel of the color component image.例文帳に追加

演算部23、ゲイン調整器24、加算器26は、二値化後の画素を参照して色成分画像の注目画素に加算する値を演算し、演算した値を色成分画像の注目画素に加算する。 - 特許庁

Coefficient units 18, 19 multiply interpolation coefficients (1-k), k with the selectively outputted scanning line signal, an adder 20 sums the multiplied scanning line signals to provide the output of the scanning line signal, after the conversion.例文帳に追加

選択出力された走査線信号は係数器１８、１９によって補間係数（１−ｋ）、ｋが乗じられ、加算器２０によって加算されて変換後の走査線信号として出力される。 - 特許庁

An output voltage 2Vh2 not containing the offset voltage Vu2 is obtained by the same manner, by adding a voltage 2Kh2' with the output voltage Kh2' multiplied with two and the output voltage Kh2, by an adder 16b.例文帳に追加

同様にして出力電圧Ｋｈ２’を２倍した２Ｋｈ２‘と出力電圧Ｋｈ２とを加算器１６ｂで加算することによりオフセット電圧Ｖｕ２を含まない出力電圧２Ｖｈ２を得る。 - 特許庁

An adder 609 adds the outputs of the f-V converter circuits 605, 606 to obtain an output corresponding to the sum of the beat frequencies of the two ring resonance type ring lasers.例文帳に追加

また、加算器６０９において、２つのｆ−Ｖ変換回路６０５と６０６の出力を加算すると、２つのリング共振器型半導体レーザのビート周波数の和に相当する出力を得る。 - 特許庁

By a selector 10, a conversion circuit 11 and a division circuit 13, correction data for bringing the sampling point S2 at the center closer to the closer adjacent sampling point are prepared and added in the adder 12.例文帳に追加

セレクタ１０、変換回路１１及び除算回路１３によって、中央のサンプリングポイントＳ２を、近い方の隣接のサンプリングポイントに近づけるための補正データを作成し、加算器１２で加算する。 - 特許庁

The adder 54 sends the result of addition to the output of the 1-shift calculator (β^1) 57 if the syndrome is entered, and the output of the 1-shift calculator (β^1) 57 to the register 55 if no syndrome is entered.例文帳に追加

加算器５４では、シンドロームが入力されれば１シフト演算器（β^１）５７の出力に加算した結果を入力されなければ１シフト演算器（β^１）５７の出力を、レジスタ５５に送る。 - 特許庁

In this case, a DC component is added to the laser noise cancellation FPD signal on the output side of an HPF 66, and an LNC signal having the laser noise component always suppressed by high efficiency is obtained from the adder 62.例文帳に追加

この際、レーザノイズキャンセル用ＦＰＤ信号には、ＨＰＦ６６の出力側でＤＣ成分を付加し、加算器６２から、前記レーザノイズ成分が常に高効率で抑圧されたＬＮＣ信号を得る。 - 特許庁

A phase comparator 109 compares the phase of a low-frequency signal applied to the optical modulator 104 with that of comparator output, and an adder-subtractor 110 outputs a value added and subtracted according to the code of the phase.例文帳に追加

光変調器１０４に印加した低周波信号とコンパレータ出力の位相を位相比較器１０９で比較し、加減算器１１０が位相の符号に応じて加算、減算した値を出力する。 - 特許庁

The circuits 12R, 12G and 12B shift RGB signal levels according to the output of the adder 16 and regulate the offset voltage, thereby regulating the black level voltage in the EL element.例文帳に追加

黒レベルシフト回路１２Ｒ、１２Ｇ、１２Ｂは、加算器１６の出力に応じてＲＧＢ信号レベルシフトし、オフセット電圧を調整し、これによってＥＬ素子における黒レベル電圧を調整する。 - 特許庁

Data from the second selector 112 is taken as an address to read data from a memory 116 in the first half of a cycle, and data resulting from adding one by an adder 120 is written to the memory 116 in the latter half.例文帳に追加

第２セレクタ１１２からのデータをアドレスとして周期の前半でメモリ１１６からデータを読み出し、後半で加算器１２０により１だけ加算されたデータをメモリ１１６に書き込む。 - 特許庁

The distance values x, y are supplied to an adder 5 and a subtracter 6, a subtraction value is supplied to a multiplier 8 through an absolute value circuit 7 and multiplied by a value b' from a terminal 9.例文帳に追加

これらの距離値ｘ、ｙが加算器５及び減算器６に供給され、この減算値が絶対値回路７を通じて乗算器８に供給されて端子９からの値ｂ′が乗算される。 - 特許庁

A tracking control signal TC from a tracking control circuit 6 is supplied to an adder circuit 14 and to a eccentric component detecting circuit 10 through a switch 12 during the normal operation.例文帳に追加

トラッキング制御回路６からのトラッキング制御信号ＴＣは、通常動作中、スイッチ１２を介して加算回路１４に供給されるとともに、偏芯成分検出回路１０とに供給される。 - 特許庁

A level detection circuit 43 detects the level of the output signal from the adder circuit 40 and allows a signal of 0 level to be given to a multiplier circuit 47 when the absolute value of the level is within a range of a prescribed threshold value.例文帳に追加

レベル検出回路４３は、加算回路４０の出力信号のレベルを検出し、その絶対値が所定の閾値の範囲内にあるとき、０レベルの信号を乗算回路４７に供給させる。 - 特許庁

Thus, no adder AD exists on a loop composed of the shifter SF1, the variable length table T1 and a register R12 to be a critical path and the processing speed can be accelerated rather than conventional one.例文帳に追加

これにより、クリティカル・パスとなるシフタＳＦ１、可変長テーブルＴ１、レジスタＲ１２で構成されるループに、加算器ＡＤが存在しなくなり、従来よりも処理速度を向上させることができる。 - 特許庁

A feedback path inputs a signal adding an output w_2n of the band pass filters for cut that is an output of a subtracter 24c, and the output of the direct input as mentioned above in the adder 25.例文帳に追加

フィードバックパスは、加算器２５において、減算器２４ｃの出力であるこのカット用バンドパスフィルタ１の出力w_2nと上述した直接入力の出力とを加算した信号を入力する。 - 特許庁

Thus, an inspection signal outputted from an oscillation circuit 4 is given to a monitor line 33 via an adder circuit 5 and given to a detection circuit 6 via the relay switch 7 and a microphone line 31.例文帳に追加

これにより、発振回路４から出力される検査信号が、加算回路５を介してモニタライン３３に入力され、リレースイッチ回路７及びマイクロホンライン３１を経て、検出回路６に入力される。 - 特許庁

To provide a digital modulating device for modulating base band signal data by a carrier wave with arbitrary frequencies, and for outputting a modulated signal without using any oscillator for a carrier wave, multiplier, or adder.例文帳に追加

搬送波用の発振器や乗算器さらには加算器を必要とせず、任意の周波数の搬送波でベースバンド信号データを変調し、変調信号を出力できるディジタル変調装置を提供する。 - 特許庁

Even if the PM motor rotates, during which encoder pulse is not arriving, a magnet pole position calculation value outputted from the adder 7d becomes continuous.例文帳に追加

ＰＭモータが回転してもエンコーダパルスが来ない間の磁束位置の演算を第２の磁極位置演算器７ｂが行っているので、加算器７ｄから出力される磁極位置演算値は連続したものとなる。 - 特許庁

The adder 75 adds each correction value input from the correction value calculator 74 to the mean value MR (P) corresponding to each pixel of interest input from the mean pixel calculator 71, and obtains a correction signal R_r.例文帳に追加

加算部７５は、平均画素算出部７１から入力される注目画素に対応する平均Ｍ_R（Ｐ）に、補正値算出部７４からの補正値を加算して補正信号Ｒｒを算出する。 - 特許庁

An adder 2 outputs a feedback signal and the relative speed signal of a bow speed, and an excitation signal is outputted to a linear system through a nonlinear function part 3, a low-pass filter 4, and a coefficient multiplier 5.例文帳に追加

加算器２において、フィードバック信号と弓速度の相対速度信号が出力され、非線形関数部３、ローパスフィルタ４、係数乗算器５を経て、励振信号が線形系に出力される。 - 特許庁

The frequency dividing circuit 3 divides the frequency of the pulse signal (a) outputted from a magnetic sensor 2 to 1/3 during one rotation of the motor to output a 0° phase signal (b) to the phase circuit 4 and the adder circuit 5.例文帳に追加

分周回路３は、モータ１回転の間に磁気センサ２より出力されるパルス信号（ａ）を１／３に分周して、０°位相の信号（ｂ）を位相回路４と加算回路５へ出力する。 - 特許庁

A decision device 5 decides a transmission symbol of a K-th use from an output of the adder 4 and the decided symbol is given to the reception means 3-1 to 3-M, which use the symbol for adaptive update of the reception weight.例文帳に追加

加算器４の出力は判定器５により第ｋユーザの送信シンボルが判定されるとともに、判定されたシンボルは受信手段３−１〜３−Ｍに入力され適応更新に利用される。 - 特許庁

A motor electric current command value Ir(s) as a control target value of a motor output is inputted to a feed-forward compensator 51 to be inputted to a control object (motor) 50 via an adder 52 and an addition element 53.例文帳に追加

モータ出力の制御目標値であるモータ電流指令値Ｉr (s) はフィードフォワード補償器５１に入力され、加算器５２、加算要素５３を経て制御対象（モータ）５０に入力される。 - 特許庁

An adder 21 adds the error correction value theta_comp outputted from the pole position corrector and the first pole estimation position theta_est outputted from the pole position estimator and outputs a second pole estimation position theta_est2.例文帳に追加

加算器２１は磁極位置補正器から出力された誤差補正値theta_compと磁極位置推定器から出力された第１の磁極位置推定値theta_estとを加算し、第2の磁極位置推定値theta_est2として出力する。 - 特許庁

On the other hand, the brightness signal level of the image signal is sampled/held in a relatively short cycle, which is nearly equivalent to the cycle of fluctuation, in a second brightness level detection circuit 284b, and outputted to a minus side terminal of the adder 286.例文帳に追加

第２の輝度レベル検波回路２８４ｂでは、相対的に短く、ゆらぎと略同じ周期で画像信号の輝度信号レベルをサンプルホールドし、加算器２８６の−側端子出力する。 - 特許庁

If the edge quantity is equal to or larger than a prescribed threshold, a selection means 12 selects an output signal from the adder 11; but otherwise the means 12 selects an output signal from the first filter means 6.例文帳に追加

選択手段１２は、エッジ量が所定の閾値以上のとき加算器１１からの出力信号を選択し、そうでないとき第１のフィルタ手段６からの出力信号を選択する。 - 特許庁

After giving an initial value to the write address register 16 and writing the data therein, the value of the write address register 16 is fed back to the adder 17, and the write address register 16 stores again an address to which an added value is added.例文帳に追加

書き込みアドレスレジスタ１６に初期値を入力し、データを書き込んだ後にアドレスレジスタ１６の値を加算器１７にフィードバックし、加算値を加算した後のアドレスを再びレジスタ１６にストアする。 - 特許庁

An adder circuit 122 adds offsets (c) and (d) from an RLUT 114 for G and an RLUT 116 for B to the R signal (b) from the 2.2th-power/first power converting circuit 102 to obtain an R signal (e).例文帳に追加

加算回路１２２は２．２乗→１乗変換回路１０２からのＲ信号ｂにＧ用ＲＬＵＴ１１４，Ｂ用ＲＬＵＴ１１６からのオフセット分ｃ，ｄを加算して、Ｒ信号ｅを得る。 - 特許庁

A second adder 121 multiplexes a phase control signal Sg and the signal S7 in frequency bands that are different from each other, the phase control signal Sg being indicative of a magnitude relation between the amplitude of the reception signal S1 and the prescribed threshold.例文帳に追加

第２の加算器１２１は、受信信号Ｓ１の振幅と所定のしきい値との大小関係を示す位相制御信号Ｓｇと信号Ｓ７とを互いに異なる周波数帯域で多重する。 - 特許庁

The SPDIF signal from an SPDIF-transmitting circuit 270 is in-phase transmitted by adders 571 and 572, received by an adder 460 and supplied to an SPDIF-receiving circuit 170.例文帳に追加

ＳＰＤＩＦ送信回路２７０からのＳＰＤＩＦ信号は、加算器５７１および５７２によって同相伝送され、加算器４６０によって受信されてＳＰＤＩＦ受信回路１７０に供給される。 - 特許庁

A PD signal representing the light reception amount of the PSD 101 is outputted to the outside from an adder circuit 104 based on the pair of output currents Ia and Ib outputted from the PSD 101.例文帳に追加

上記ＰＳＤ１０１から出力された一対の出力電流Ｉa,Ｉbに基づいて、加算回路１０４よりＰＳＤ１０１の受光量を表すＰＤ信号を外部に出力する。 - 特許庁

The camber adder includes a camber addition state adjuster that equalizes the camber addition state of the wheels using the first and second camber varying mechanisms during operation.例文帳に追加

キャンバ付与処理手段は、第１、第２のキャンバ可変機構の作動中に、第１、第２のキャンバ可変機構による各車輪へのキャンバの付与状態を等しくするキャンバ付与状態調整処理手段を備える。 - 特許庁

Consequently, the number of bits of the adder 102 is reduced to three bits for the 14-bit input and the number of bits of the integrator for the noise shape filter 203 is reduced to 11 bits for the 14-bit input.例文帳に追加

これにより、加算器２０１のビット数が１４ビット入力に対して３ビットに、ノイズシェイプフィルタ２０３用の積分器のビット数が１４ビット入力に対して１１ビットにそれぞれ低減される。 - 特許庁

Based on the mean value of count values of the counter 2, a CPU 4 controls a control voltage outputted from a voltage generator (first and second D/A converters DAC1 and DAC2 and an adder 5).例文帳に追加

上記カウンタ２のカウント値の平均値に基づいて、ＣＰＵ４により電圧発生器(第１,第２Ｄ／Ａ変換器ＤＡＣ１,ＤＡＣ２と加算器５)から出力される制御電圧を制御する。 - 特許庁

The second adder 20 sums up the load line voltage drop value and the line No.1 voltage drop value, and a voltage control circuit 5 controls the output voltage of the UPS No.1, based on this adding up.例文帳に追加

第２加算器２０は負荷線路電圧降下値と１号線路電圧降下値を加算し、電圧制御回路５はこの加算結果に基づいて１号ＵＰＳ１の出力電圧を制御する。 - 特許庁