「adder」に関連した英語例文の一覧と使い方(35ページ目) - Weblio英語例文検索

The orthogonal modulator causes multipliers 18a, 18b to multiply the I signal and the Q signal which have passed the variable LPFs 16a, 16b with the respective frequencies, and outputs the signals added by an adder 24.例文帳に追加

直交変調器は、可変ＬＰＦ１６ａ，１６ｂを通過したＩ信号及びＱ信号を乗算器１８ａ，１８ｂにおいて各搬送波と乗算し、それらを加算器２４において加算したものを出力する。 - 特許庁

A data control unit 8 reads the drawing pattern data, supplies the pattern position data Xn included in the pattern data to an adder 14 in a position correcting circuit 15, and supplies the shot time data Tn to a correcting table 13.例文帳に追加

データコントロール部８は描画パターンデータを読み出し、そのパターンデータに含まれているパターン位置データＸｎを位置補正回路１５内の加算器１４に供給し、ショット時間データＴｎを補正テーブル１３に供給する。 - 特許庁

At this time, a cyclic disturbance correction signal h(θ) is not supplied to an adder 6 from the cyclic disturbance corrector 19, and it operates in the state where a speed ripple caused by the cyclic disturbance Txst is not suppressed.例文帳に追加

このとき、周期性外乱補正部１９からは加算器６に周期性外乱補正信号ｈ（θ）が供給されず、周期性外乱Ｔxstに起因する速度リプルが抑制されない状態で動作する。 - 特許庁

The weight adder/subtractor 32 carries out, with respect to each of the received signals, addition processing or subtraction processing of weight values on the basis of the code data of the received signals, and outputs an acquired result to an evaluation coefficient calculating section 36.例文帳に追加

重み加減算器３２は、各受信信号について、当該受信信号の符号データに基づき重み値の加算処理または減算処理を実行し、その結果を評価係数算出部３６へ出力する。 - 特許庁

The adder-subtractor 120 subtracts an output of the second low-frequency cutoff filter 104b from an input to the composite low-frequency cutoff filter 104, and outputs a result of the subtraction to the first low-frequency cutoff filter 104a.例文帳に追加

加減算器１２０は、複合低域遮断フィルタ１０４の入力から、第二の低域遮断フィルタ１０４ｂの出力を減算し、その減算結果を第一の低域遮断フィルタ１０４ａに出力する。 - 特許庁

An adder 125-1 comprises n addition sections 140_0 to 140_n-1 for carrying out the addition of respective bits of n bits, and the n addition sections 140_0 to 140_n-1 are aligned with the pitch of the column in the memory region 126-1.例文帳に追加

加算器１２５_-1はｎビットのそれぞれのビットの加算を行うためのｎ個の加算部１４０_0〜１４０_n-1からなり、これらｎ個の加算部１４０_0〜１４０_n-1はメモリ領域１２６_-1のカラムのピッチに揃えて配されている。 - 特許庁

A reference current control circuit 500 comprises a temperature sensor 21, a voltage-current conversion circuit 22, a cancel circuit 23, a switch 24, a time constant circuit 25 for controlling the switch 24, and an adder circuit 26.例文帳に追加

基準電流制御回路５００は、温度センサー２１と、電圧−電流変換回路２２と、キャンセル回路２３と、スイッチ２４と、スイッチ２４を制御する時定数回路２５と、足し算回路２６とを備えている。 - 特許庁

The image decoder is provided with a difference adder 86, that adds a decoded motion vector and a decoded difference vector, in addition to the circuit configuration that decodes a difference coding signal of a pixel value signal and a difference coding signal of a transparency signal.例文帳に追加

画素値信号の差分符号化信号及び透過度信号の差分符号化信号を復号化する回路構成に加えて、復号動きベクトルと復号差分ベクトルとの加算を行う差分値加算器８６を備えた。 - 特許庁

In succession to 1st moving picture coded data of a program, 2nd moving picture coded data of 1 GOP outputted from an adder 14 and succeeding 2nd moving picture coded data are selected and composited in this order by switching.例文帳に追加

あるプログラムの第１の動画像符号化データに続いて、加算器１４から出力された１ＧＯＰの第２の動画像符号化データ及びそれ以降の第２の動画像符号化データの順で切り替え合成される。 - 特許庁

An adder means 29 summates an output VR of a PLL circuit 23 to a tracking correction signal TR given from an MPU 27 and the sum is applied to a varactor diode D1 of a reception tuning circuit 41.例文帳に追加

加算手段２９ではＰＬＬ回路２３の出力ＶＲとＭＰＵ２７から与えられるトラッキング補正信号ＴＲとが加算され、受信同調回路４１の可変容量ダイオードＤ１に印加される。 - 特許庁

The adder-subtractor 108 subtracts output of the second high-frequency cutoff filter 105b from input of the composite high-frequency cutoff filter 105 and outputs the subtraction result to the first high-frequency cutoff filter 105a.例文帳に追加

加減算器１０８は、複合高域遮断フィルタ１０５の入力から、第二の高域遮断フィルタ１０５ｂの出力を減算し、その減算結果を第一の高域遮断フィルタ１０５ａに出力する。 - 特許庁

A switch 54 selects the texture component T1 or the texture component T2 on the basis of a DE signal supplied from a multi-screen processing part 14 and supplies the selected texture component to an adder 55.例文帳に追加

スイッチ５４は、マルチ画面処理部１４から供給されるＤＥ信号に基づいて、テクスチャ成分Ｔ１およびテクスチャ成分Ｔ２のうちいずれか一方を選択し、選択したテクスチャ成分を加算器５５に供給する。 - 特許庁

An adder 17 calculates a detection signal of the angular velocity sensor 11, the voltage, and an amplified signal voltage and an absolute correction voltage amplified by an inversion amplification circuit 25, pursuant to prescribed expressions, and corrects them.例文帳に追加

加算器１７は、角速度センサ１１の検出信号と、これらの電圧，反転増幅回路２５で増幅された増幅信号電圧および絶対補正電圧とを所定の式により算出して補正する。 - 特許庁

In the relay apparatus 4, a successive adaptive filter 43 estimates creeping signals or multipath characteristics to output an estimated value of a reflection signal, and an adder 42 cancels the reflected portion from the reception signal inputted from a terminal 41.例文帳に追加

中継装置４では逐次適応フィルタ４３で回り込みやマルチパス特性を推定して反射信号の推定値を出力し、加算器４２で端子４１から入力される受信信号から反射分をキャンセルする。 - 特許庁

A sum signal or a difference signal of the audio signals FC-LS and FC-RS is delayed by a delay circuit 7 and the delayed signal is added respectively to the audio signals FC-LS and FC-RS at adder circuits 9, 10.例文帳に追加

オーディオ信号ＦＣ−ＬＳ及びＦＣ−ＲＳの和信号または差信号は、遅延回路７で遅延された後、加算回路９及び１０でオーディオ信号ＦＣ−ＬＳ及びＦＣ−ＲＳとそれぞれ加算される。 - 特許庁

The output of an adder 29 is obtained by subtracting the output of the register 28 from the output of the register 27 and, then, a filter 30 performs calculation once in one cycle of the pulse A by synchronization with the timing of a pulse B.例文帳に追加

そして、加算器２９の出力は、レジスタ２７の出力からレジスタ２８の出力を減算したものであり、フィルタ３０は、パルスＡの１周期に１回、パルスＢのタイミングと同期して演算を行う。 - 特許庁

Contents of the cyclic registers 11 and 12 are read sequentially by a cyclic register control circuit 35, the priority and the preemption priority are added by an adder 16 every task number awaiting processing, and effective priority is calculated.例文帳に追加

巡回レジスタ１１，１２の内容は、巡回レジスタ制御回路３５によって順次読出され、処理待ちのタスク番号毎に優先度と横取り優先度が加算器１６で加算され、実効優先度が算出される。 - 特許庁

The data processed by the (n+m)-bit adder 122 is stored in the (n+m)-bit frame memory 126 and provided to a bit length conversion unit 129 to be subjected to rounding and the like when truncating m-bits.例文帳に追加

ｎ＋ｍビット加算器１２２の処理を経たデータは、ｎ＋ｍビットフレームメモリ１２６に記憶されるとともに、ビット長変換部１２９に供給され、ｍビットの切り捨てを行う際に四捨五入などがなされる。 - 特許庁

A multiplier 31 to 3M, an adder 40, GI remover 80, an FFT 90, a channel estimator 110 and a demodulator 120 conduct a receiving processing of a receiving signal using the optimized plural weights w_1 to w_M.例文帳に追加

乗算器３１〜３Ｍ、加算器４０、ＧＩ除去器８０、ＦＦＴ９０、チャネル推定器１１０および復調器１２０は、最適化された複数のウェイトｗ_１〜ｗ_Ｍを用いて受信信号の受信処理を行なう。 - 特許庁

An adder 26 sums outputs of the hyperbolic tangent amplifier and the hyperbolic sine amplifier so that the nonlinear region of the hyperbolic tangent amplifier acts like canceling the nonlinear region of the hyperbolic sine amplifier.例文帳に追加

双曲線正接増幅器と双曲線正弦増幅器の出力は加算されて２６、双曲線正接増幅器の非線形領域が、双曲線正弦増幅器の非線形領域を消去するようにする。 - 特許庁

The SPDIF signal from an SPDIF transmission circuit 270 is in-phase transmitted by adders 571 and 572, is received by an adder 460 and is supplied to an SPDIF receiving circuit 170.例文帳に追加

ＳＰＤＩＦ送信回路２７０からのＳＰＤＩＦ信号は、加算器５７１および５７２によって同相伝送され、加算器４６０によって受信されてＳＰＤＩＦ受信回路１７０に供給される。 - 特許庁

An adder 15 adds the output signals of the first and second delay devices 14-1 and 14-2 and the input signals of the first delay device 14-1 and then, perform inverse spread and correlation value computation based on a phase detected in a synchronization part 13.例文帳に追加

加算器15は第１、第２の遅延器14-1、14-2の出力信号、および第１の遅延器14-1の入力信号を加算した後、同期部13で検出された位相をもとに逆拡散と相関値演算を行なう。 - 特許庁

Filtered outputs of the primary adaptive equalization filter 15 and the secondary adaptive equalization filter 16 are added by an adder 17 and the added output is supplied as an equalized output y(k) to a phase interpolation filter 18.例文帳に追加

１次適応等化フィルタ１５と２次適応等化フィルタ１６のフィルタ出力は、加算器１７にて加算され、その加算出力は等化後出力ｙ（ｋ）として位相補間フィルタ１８に供給される。 - 特許庁

In a video board 18 connected to the main bus 11 of a PC 1, a predetermined digital video signal is formed according to a command from a CPU 10 and extracted in a video output port 20 via an adder 19.例文帳に追加

ＰＣ１のメインバス１１に接続されたビデオボード１８では、ＣＰＵ１０からの指令に従って所定のデジタル映像信号が形成され、加算器１９を介してビデオ出力ポート２０に取り出される。 - 特許庁

Based on an error signal obtained from an adder 12 by subtracting the pseudo echo signal from the sound collection signal, the adaptive filter 11 sets more optimal filter parameters and generates a next pseudo echo signal.例文帳に追加

適応型フィルタ１１は、加算器１２で集音信号から擬似エコー信号を減算することにより得られるエラー信号に基づいて、より最適なフィルタパラメータを設定し、次の擬似エコー信号を生成する。 - 特許庁

The DRAM access circuit 110 uses write address data WA generated by an address generating circuit 180 and an adder circuit 182 to access the DRAM 10 and to write the supplied data to the DRAM 10.例文帳に追加

ＤＲＡＭアクセス回路１１０では、アドレス発生回路１８０及び加算回路１８２によって生成される書き込みアドレスデータＷＡを用いてＤＲＡＭ１０にアクセスし、供給された上記データをＤＲＡＭ１０に書き込む。 - 特許庁

The input level adaptive control section 24 decreases the amplitude of the correction signal which is added to the image signal S3 by the adder 15 when the level of the input image signal S4 is near a black or white level.例文帳に追加

入力レベル適応制御部２４は、入力映像信号Ｓ４のレベルが、黒レベルまたは白レベルの付近にある場合に、加算器１５で映像信号Ｓ３に加算される補正信号の振幅を小さくする。 - 特許庁

The correlator 108 desprads the received signal outputted from the radio receiving part 102 by using the spread code outputted from the adder 107 and outputs the despread received signal to a demodulation part 104.例文帳に追加

相関器１０８は、加算器１０７から出力された拡散コードを用いて、無線受信部１０２から出力された受信信号を逆拡散し、逆拡散された受信信号を復調部１０４に出力する。 - 特許庁

A STAP controller 20 controls the STAP arithmetic circuits 6-1 to 6-Kb by operating the load coefficients so as to minimize the error signal of the signal from the adder 7 and the learning sequence signal.例文帳に追加

ＳＴＡＰコントローラ２０は加算器７からの信号と学習シーケンス信号との誤差信号が最小となるように荷重係数を演算してＳＴＡＰ演算回路６−１乃至６−Ｋｂを制御する。 - 特許庁

At an adder 13 following a γ correction section 12, a quantization section 14, a subtractor 15, and an error operation section 16, error diffusion processing is performed to image data input from the γ correction section 12 for quantizing to one of 5 values.例文帳に追加

γ補正部１２に続く加算器１３、量子化部１４、減算器１５、誤差演算部１６では、γ補正部１２から入力された画像データに対して誤差拡散処理を行ない、５値のいずれかに量子化する。 - 特許庁

When a partial image is positioned on the left side of a screen; the directivity corrector 17a performs (R-L) processing to the audio concerned using an adder 1, and subsequently, performs multiplication processing in a multiplier according to an imaging direction θ.例文帳に追加

指向性補正部１７ａは、部分画像が画面の左側に位置する場合には、その音声に対して、加算器１でR−L処理し、続いて乗算器で撮影方向θに応じて乗算処理を行う。 - 特許庁

An output of the digital/analog converter circuit DAC is negatively fed back to an input of a first stage integrator IN1 and to an input of a 2nd stage integrator IN2 and negatively added to other signals at a main adder K1.例文帳に追加

デジタル／アナログ変換回路ＤＡＣの出力を、第１段目の積分器ＩＮ１の入力側へ負帰還するとともに、第２段目の積分器ＩＮ２の入力側およびメイン加算器Ｋ１で負加算する。 - 特許庁

A digital signal processing circuit interposed between an input terminal T1 and an output terminal T2 comprises a maximum frequency detecting circuit 1, an adder 2, a spectrum analyzing circuit 3, and a multiplier 11.例文帳に追加

入力端子Ｔ１と出力端子Ｔ２との間に挿入されるディジタル信号処理回路であって、最高周波数検出回路１と、加算器２と、スペクトル解析回路３と、乗算器１１で構成される。 - 特許庁

The laser control circuit is used which has: a constant current circuit 3 for making constant current flowing into a semiconductor laser element 2; and an adder 33 and a multiplier 34 connected to the front stage of the constant current circuit 3.例文帳に追加

半導体レーザ素子２に流れる電流を一定にする定電流回路３と、定電流回路３の前段に接続された加算器３３及び乗算器３４とを有するレーザ制御回路を用いる。 - 特許庁

Then a switch 6 supplied an output of the 2nd adder to the echo replica generating section for its tap coefficient update as an echo residual, and when the output of the mean value calculation section is zero, the echo residual is set to zero.例文帳に追加

そして、スイッチ6は該第2加算器の出力をエコー残差として前記エコーレプリカ生成部のタップ係数の更新用に供給するが、前記平均値計算部の出力がゼロの場合はエコー残差をゼロとする。 - 特許庁

An adder circuit 7 adds the superposed voltage Vadd to the integration voltage Vint0, and a comparator 8 compares an integration voltage Vint1 after the superposed voltage Vadd is added with the reference voltage Vref to output a determination signal Sd.例文帳に追加

加算回路７は、積分電圧Ｖint0に重畳電圧Ｖaddを加算し、コンパレータ８は、重畳電圧Ｖaddが加算された後の積分電圧Ｖint1と基準電圧Ｖrefとを比較して判定信号Ｓｄを出力する。 - 特許庁

An adder may add the first control voltage signal and the modulation voltage signal to generate a second control voltage signal, and a voltage control oscillator may generate the SSC signal on the basis of the second control voltage signal.例文帳に追加

合算部は、第１制御電圧信号と変調電圧信号とを合算して第２制御電圧信号を生成し、電圧制御オシレータは、第２制御電圧信号に基づいてＳＳＣ信号を生成する。 - 特許庁

A composing means 4b multiplies the base band signal by the weighting coefficient updated at intervals of the sampling time Ts through a complex multiplier 43 and adds the signal b at complex adder 44 to output an array output signal.例文帳に追加

合成手段４ｂではサンプリング時間Ｔｓごとに更新される重み付け係数を受信ベースバンド信号に、複素乗算器４３で乗算し、複素加算器４４で加算をして、アレー出力信号を出力する。 - 特許庁

In the additional information over addition discriminator 141, a maximum addition level possible for adding a watermark pattern, for example, and its position information or the like are analyzed and over addition information (k) thereof is delivered to an additional information adder 11.例文帳に追加

付随情報過付加判別器１４１では、例えばウォータマークパターンを付加する際に可能な最大付加レベルや、その位置情報等を解析し、それらの過付加情報 k を付随情報付加器１１に渡す。 - 特許庁

On the other hand, the values of the bits b7 to b3 read from the table 20 are added to an initial value in two middle digits by an adder 50, and a result of the summation is outputted as a frequency setting value in two middle digit 8 bits.例文帳に追加

一方、テーブル２０から読み出されたビットｂ７〜ｂ３の値は、加算器５０によって中位２桁の初期値と加算され、加算結果が中位２桁の８ビットの周波数設定値として出力される。 - 特許庁

The product sum calculation results from the product sum calculation blocks are respectively amplified by multiplication circuits 62-1 to 62-28 with a predetermined amplification rate, and added by an adder circuit 63 to output data as the resonance sound data.例文帳に追加

積和演算ブロックからの積和演算結果は、乗算回路６２−１〜６２−２８により、所定の増幅率でそれぞれ増幅され、加算回路６３において加算されて、共鳴音データとして出力される。 - 特許庁

A DC balance circuit 24 taking a DC balance of output data consists of a level number difference calculation circuit 27, a condition decision circuit 28, a bit inverting circuit 29, an adder circuit 30 and a 4-bit register 31.例文帳に追加

出力デ−タの直流的なバランスをとるＤＣバランス回路２４は、レベル数差計算回路２７と条件判定回路２８とビット反転回路２９と加算回路３０と４ビットのレジスタ３１とによって構成される。 - 特許庁

An update unit 103 calculates a correction value Δh, on the basis of a transmission signal, before the predistortion compensation processing and a signal after amplification, and an adder 102 adds the obtained correction value Δh and distortion compensation coefficient (h).例文帳に追加

更新部１０３は、前置歪み補償処理前の送信信号と、増幅後の信号とに基いて訂正値Δｈを算出し、加算器１０２は、得られた訂正値Δｈと歪み補償係数ｈを加算する。 - 特許庁

A correction value write control unit 3 inputs the correction value written in the correction register 102 in an adder circuit 110 by operating SWs 107 and 109 when the count periods indicated by the signals REV_-MOD and the signal CNT_-UDF are agreed with each other.例文帳に追加

補正値書込制御部３は、信号REV＿MODと信号CNT＿UDFが示すカウント期間が一致するとき、ＳＷ１０７，１０９を操作して補正レジスタ１０２に書き込まれた補正値をアダー回路１１０に入力させる。 - 特許庁

When the voltage at a terminal 33b of the multiplier 33 is positive, the high frequency signal from the antenna 11 is fed to an adder 34 as it is and a sum of the high frequency signals of the antennas 11 and 21 is outputted from a terminal 34c.例文帳に追加

乗算器３３ｂの電圧が正であれば、空中線１１の高周波信号はそのまま、加算器３４に加えられ空中線１１，２１の高周波信号の和が３４ｃから出力される。 - 特許庁