「adder」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

Thus, two input data simultaneously read from the RAM-DF 21 and the RAM-DS 22 are added by an adder 4, and multiplication of the filter coefficient read from a RAM-CE 31 to the additional value is performed by a multiplier 5.例文帳に追加

このようにＲＡＭ−ＤＦ２１およびＲＡＭ−ＤＳ２２から同時に読み出した２つの入力データを加算器４で加算して、その加算値にＲＡＭ−ＣＥ３１から読み出したフィルタ係数を乗算器５で乗算する。 - 特許庁

An orthogonal modulating means consisting of an oscillator 4, a 90° phase shifter 5, mixers 6 and 7, and an adder 8 modulates two local signals LOI and LOQ which become mutually orthogonal carriers with the two base-band signals BBI and BBQ.例文帳に追加

発振器４、９０度移相器５、ミキサ６，７及び加算器８からなる直交変調手段は、互いに直交する搬送波となる２つのローカル信号ＬＯＩ，ＬＯＱを２つのベースバンド信号ＢＢＩ，ＢＢＱで変調する。 - 特許庁

A 3-port adder 64 adds these outputs and a photo-diode value (Pd), thereby removing the contour line caused by multiplying the ratio of the photo-diode integration time to the stray diffusion integration time to the stray diffusion information.例文帳に追加

３ポート加算機６４は、これらの出力およびフォトダイオード値（Ｐｄ）を加算し、浮遊拡散情報にフォトダイオード集積時間対浮遊拡散集積時間の比率を乗算したことで生じる輪郭線を除去する。 - 特許庁

An adder 146 sums the line address generated by the line address generating circuit 145 and the address in the line generated by the Y pixel counter 143 to generate an address for the Y data when they are written in the memory.例文帳に追加

加算器１４６は、ラインアドレス発生回路１４５により発生されたラインのアドレスと、Ｙピクセルカウンタ１４３により発生されたライン内のアドレスとを加算することにより、Ｙデータのメモリ内に書き込む際のアドレスを発生する。 - 特許庁

An adder 160 extracts the difference between the detected value of the quantity of circulating power detected with the power detector 140 and the fixed command value of the quantity of circulating power inputted separately, and outputs the obtained difference.例文帳に追加

加算器１６０は、電力検出器１４０により検出される電力融通量検出値と、別に与えられる一定の電力融通量指令値を入力してその差分を抽出し、得られた差分を出力する。 - 特許庁

Signal transfer circuits 103, 104, and 101 which reduce influence on input of the resonator 92 due to a spike noise of the quantizer 95 are connected between an input of the adder Add and the input of the resonator 92.例文帳に追加

また、量子化器９５のスパイクノイズによる共振器９２の入力への影響を低減する信号伝達回路１０３、１０４、１０１が、加算器Ａｄｄの入力と共振器９２の入力との間に接続される。 - 特許庁

Signal intensity variation parts 30 and 31 decrease the levels of output signals of the FFT processing part and the modulator to a half and an adder part 40 adds the signals after adjusting them into signals of the same time on the time series.例文帳に追加

信号強度変更部３０、３１はそれぞれ、ＦＦＴ処理部及び変調器の各出力信号の強度を半分にし、加算部４０は、それらを時系列上で同じ時間の信号となるように調節した後に加算する。 - 特許庁

The high sensitivity image signals and the low sensitivity image signals gradation-converted by the gradation conversion LUTs 132 and 134 are respectively added in an adder 136 and then outputted to a gradation conversion LUT 140.例文帳に追加

前記階調変換ＬＵＴ１３２及び１３４によって階調変換された高感度画像信号及び低感度画像信号はそれぞれ加算器１３６で加算された後、階調変換ＬＵＴ１４０に出力される。 - 特許庁

A signal extracted by a microphone 6 arranged in a null area of the speaker unit 2 is supplied to the adder 4c of the adding part 4 through a microphone amplifier 9 and a bandpass filter 7, and noise increased by noise canceling is canceled.例文帳に追加

スピーカユニット２のヌルエリアに配置されたマイクロホン６により取り出された信号がマイクアンプ９およびバンドパスフィルタ７を介して加算部４の加算器４ｃに供給され、ノイズキャンセリングによって増大したノイズがキャンセルされる。 - 特許庁

A multi-stage register 15 latches the correlation obtained from the matched filter 11 firstly and an adder 13 sums the latched correlation to the correlation obtained by the matched filter 11 secondly to calculate the final correlation.例文帳に追加

１回目にマッチドフィルタ１１により得られる相関値を多段レジスタ１５に保持しておき、これを２回目にマッチドフィルタ１１により得られる相関値と加算器１３により加算することで最終的な相関値を算出する。 - 特許庁

Furthermore, coil voltages extracted from adders 406U, 406V and 406W are added by an adder 808 through diodes 807U, 807V and 807W and an addition signal is supplied to a regeneration voltage distinguishing unit 809.例文帳に追加

さらに加算器４０６Ｕ、４０６Ｖ、４０６Ｗから取り出されるコイル電圧が、ダイオード８０７Ｕ、８０７Ｖ、８０７Ｗを通じて加算器８０８で加算され、この加算信号が回生電圧判別器８０９に供給される。 - 特許庁

The subtractor 23 replaces an internal capacitor in a second hold mode, to subtract the analogue voltage Vr2A from the voltage acquired by addition at the adder 22, and outputs the subtracted voltage to a next stage as a residual voltage Vres2A2.例文帳に追加

減算部２３は、第２のホールドモードになると、内部のキャパシタを入替え、加算部２２において加算された電圧からアナログ電圧Ｖｒ２Ａを減算し、その減算した電圧を残差電圧Ｖｒｅｓ２Ａ２として次ステージへ出力する。 - 特許庁

A pulse modulation circuit 13 modulates pulse signals P1, P2 given by a plurality of pulse generators 18 by the vertical modulation signal VM and modulated pulse signals P1a, P2a are given to another input terminal of the adder 14.例文帳に追加

パルス変調回路１３は、複数のパルス発生部１８により与えられたパルス信号Ｐ１，Ｐ２を垂直変調信号ＶＭで変調し、変調されたパルス信号Ｐ１ａ，Ｐ２ａを加算器１４の他方の入力端子に与える。 - 特許庁

Multipliers 202, 205 and an adder 203 receive the image data associated with the detection area as detection area image data, and average the detection area as detection area image data per column of image sensor to form averaged image data.例文帳に追加

乗算器２０２及び２０５と加算器２０３とは検出領域に対応付けられた画像データを検出領域画像データとして受け、この検出領域画像データを撮像素子の列毎に平均化して平均化画像データとする。 - 特許庁

The information syt read from 1st and 2nd syt reception FIFO 12k, 12l is added to a prescribed offset set for each transmission node at adder sections 18a, 18b and the sum is given to a synchronization section 19.例文帳に追加

第１，第２のｓｙｔ用受信ＦＩＦＯ１２ｋ，１２ｌから読み出されたｓｙｔは、それぞれ、加算部１８ａ，１８ｂにおいて送信ノード毎に設定された所定のオフセット値と加算され同期化部１９に入力される。 - 特許庁

The adder includes a second element generation circuit 20 which receives a control signal Mk as an input and outputs a carry generation signal with control G'[k] and a carry propagation signal with control P'[k] in response to a k-th digit to be a split position.例文帳に追加

分割位置となる第ｋ桁に対応して、制御信号Ｍｋを入力とし、制御付きキャリー生成信号Ｇ’［ｋ］および制御付きキャリー伝搬信号Ｐ’［ｋ］を出力する第２の要素生成回路２０を設ける。 - 特許庁

The variable HPF 6 gives a component with the bandwidth having nearly equal to the pass bandwidth of the variable BPF 1 and adjacent to the high frequency side of the spectrum of the input signal in the signal generated through the mixing by the mixer section 5 to an adder section 7.例文帳に追加

可変ＨＰＦ６は、混合部５が混合して生成した信号のうち、入力信号のスペクトルに高周波側で隣接し、可変ＢＰＦ１の通過帯域幅にほぼ等しい幅の帯域の成分を加算部７に送る。 - 特許庁

The adder unit 42 subtracts an output of the filter unit 46 from the received reproduction signal to eliminate inter-code interference and nonlinear distortion included in the reproduction signal from the reproduction signal and provides the result to the Viterbi detector 43.例文帳に追加

加算部４２は、入力された再生信号からフィルタ部４６の出力を減算して、再生信号に含まれる符号間干渉や非線形歪を再生信号より除去し、それをビタビ検出器４３に供給する。 - 特許庁

Required processing is performed to video signals outputted from the respective imaging devices in the time-division manner by an A/D converter 100, an HPF 52, a gate circuit 54 and an adder 56 so as to obtain a focus evaluated value showing the contrast of an image.例文帳に追加

各撮像素子から出力された映像信号に対して時分割で所要の処理をＡ／Ｄ変換器１００、ＨＰＦ５２、ゲート回路５４、加算器５６により施し画像のコントラストを示す焦点評価値を求める。 - 特許庁

To provide a module type electronic device which can surely discriminate respective functional modules without setting a complicated address number and also without using an adder circuit and a comparator circuit and is flexibly adaptable to the increase and decrease of the functional modules.例文帳に追加

複雑なアドレス番号を設定することなく、また加算回路、比較回路も用いずに確実に各機能モジュールを識別することができ、機能モジュールの増減にも柔軟に対応することができるモジュール型電子機器を提供する。 - 特許庁

An adder 403 sums both outputs via band pass filters 410, 103 respectively, an analog/digital converter 404 samples the sum, and a digital processing means 405 separates the sampled signal into demodulation signals A, B.例文帳に追加

両者の出力はそれぞれ帯域通過フィルタ４１０および１０３を経て加算器４０３で加算されＡ／Ｄ変換器４０４によりサンプリングされ、ディジタル処理手段４０５により復調信号Ａ及びＢに分離される。 - 特許庁

The signal from the synchronization detector 45 is performed the logic operation EXCLUSIVE OR with an output signal from the encryption unit 20 at the adder 14, which encrypts the signal parts except horizontal / vertical synchronizing signals and a blanking signal to extract the encrypted signal.例文帳に追加

同期検出器４５からの信号は、加算器１４で暗号器２０の出力信号と排他的論理和演算されることにより、水平・垂直同期信号及びブランキング信号を除く部分が暗号化されて取り出される。 - 特許庁

The subtractor 23 subtracts an analogue voltage Vr2A from the voltage obtained by addition at the adder 22 in a first hold mode, and outputs the subtracted voltage to a next stage as a residual voltage Vres2A1 in this stage.例文帳に追加

減算部２３は、第１のホールドモード時、加算部２２において加算された電圧からアナログ電圧Ｖｒ２Ａを減算し、その減算した電圧をこのステージにおける残差電圧Ｖｒｅｓ２Ａ１として次ステージへ出力する。 - 特許庁

This enables a dither circuit 15 to be shared among all color components and reduces the gate number of an adder or the like because the n-bit digital signals of each color component are input sequentially to an integral circuit 12 as well.例文帳に追加

これにより、ディザ回路１５を各色成分に対して共通化することができ、また、積分回路１２も所定ｎビットの各色成分のディジタル信号が順次入力されるから、加算器などのゲート数を低減することができる。 - 特許庁

The input signals and the filter coefficients are individually multiplied by a multiplier, cumulative addition processing is applied to the processed result by the multiplier using an adder, and the result is outputted as output signal data.例文帳に追加

乗算器により、個々の入力信号と個々のフィルタ係数とを乗算した後、加算器により、乗算器により得られた処理結果に対して、累積加算処理を実行して、結果を出力信号データとして出力する。 - 特許庁

Then, the added output voltage of the adder 43 decides on the input level to a demodulator 40, and thereby only one A/D converter for performing A/D conversion of a signal for input level decision is needed.例文帳に追加

したがって、加算器４３の加算出力電圧によって復調器４０への入力レベルが判定されることになって、入力レベル判定のための信号をＡ／Ｄ変換するＡ／Ｄ変換器は１つで足りることになる。 - 特許庁

Then, image data is compensated and generation of variation of display on the screen is prevented by multiplying gain for compensation with a multiplier 22 and adding offset for compensation with an adder 28 according to the pixel position of inputted image data.例文帳に追加

そして、入力画像データの画素位置に応じて乗算器２２で補正用ゲインを乗算し、加算器２８で補正用オフセットをを加算することで画像データの補正が行え、画面上の表示のばらつき発生を防止できる。 - 特許庁

Color halftone display is made by shifting a direct-current level of a component corresponding to the hue added from the RGB with a DC shift circuit 16 after output signal from the adder circuit 12 for each of the RGB is attenuated with an amplifier 14.例文帳に追加

カラーハーフトーン表示は、ＲＧＢそれぞれについて加算器１２の出力信号をアンプ１４で減衰した後、ＲＧＢのうち付加する色相に応じた成分の直流レベルをＤＣシフト回路１６でシフトさせて行う。 - 特許庁

An adder 14 adds total N of image signals rotated by the image- rotating device 13, and the added image signals are damped into 1/N gain by a damper 15 and stored to a frame memory 16 for displaying.例文帳に追加

加算器１４は画像回転装置１３によって回転されたＮ枚の像の信号をすべて加算し、その加算された像信号は減衰器１５により（１／Ｎ）倍の利得で減衰されて、表示用のフレームメモリ１６に記憶される。 - 特許庁

An adder 22 adds a multiplied value nxXST of the multiplier 21 and the address m set in the X address counter and the added value nxXST+m is made to be the access address with respect to the picture memory arranged in a one dimensional manner.例文帳に追加

加算器２２は、乗算器２１の乗算値ｎ×ＸSTとＸアドレスカウンタにセットされたＸアドレスｍとを加算し、その加算値ｎ×ＸST＋ｍを一次元的に配列された画像メモリに対するアクセスアドレスとする。 - 特許庁

In an adder 140, on the other hand, said frequency control value and an output of a flip-flop 160 are added, and an addition result is converted into a predetermined value by a conversion circuit 150 based on a conversion table different from the conversion table.例文帳に追加

一方、加算器１４０において、前記周波数制御値とフリップフロップ１６０の出力とが加算され、加算結果が前記変換テーブルとは別の変換テーブルに基づいて変換回路１５０によって所定の値に変換される。 - 特許庁

The sound pickup controller 13 has a sound pickup gain adjustment unit 131 and an adder 132, and adjusts gain of each of amplifiers 1311-1313 at the sound pickup gain adjustment unit 131, based on the sound pickup directivity control parameter.例文帳に追加

収音制御部１３は、収音ゲイン調整部１３１および加算器１３２を備え、収音指向性制御パラメータに基づいて、収音ゲイン調整部１３１の各増幅器１３１１〜１３１３のゲインを調整する。 - 特許庁

Moreover, a compensation signal Sc with an inverted phase to a phase of a standing wave is generated, by using a compensation filter 5 to apply filtering processing to a signal S2 which is a sum of the audio signals SR, SL at an adder circuit 9 and inverting the filtered signal by a inverting circuit 13.例文帳に追加

更に、オーディオ信号Ｓ_R，Ｓ_Lを加算回路９で加算して得られる信号Ｓ２を補償フィルタでフィルタリング処理し反転回路１３で反転させることで、定在波と逆位相の補償信号Ｓcが生成される。 - 特許庁

In a necessary time section, the generated DC component compensation value -k_ncos{2(n-1)θ+β_n} is output to an adder 66-n.例文帳に追加

ビームを形成するための隣り合うアンテナ間の位相差θと合わせて、直流成分補償値−ｋ_nｃｏｓ｛２（ｎ−１）θ＋β_n｝をデジタル信号処理装置１０００で生成し、必要な時間区間において、加算器６６−ｎに出力する。 - 特許庁

In a conversion mode, a digital signal IN is converted into the voltage AV1 through the DAC 12, the value CAL acquired from the part 16 is converted into the voltage AV2 through the DAC 17 to be added at the adder 13.例文帳に追加

変換モードでは、ディジタル信号ＩＮがＤＡＣ１２でアナログ電圧ＡＶ１に変換され、制御部１６から与えられる補正値ＣＡＬがＤＡＣ１７でアナログ電圧ＡＶ２に変換されてアナログ加算器１３で加算される。 - 特許庁

A calculation section 1 calculates correction input value, on the basis of a density of a target pixel and error data from a pixel, to which n-value processing has already been applied, and an adder 4 sums the calculated correction input value and difference data of the threshold.例文帳に追加

計算部１が、着目画素の濃度値と、既にｎ値化処理が終了した画素からの誤差データとから補正入力値を算出し、算出された補正入力値と閾値の差分データとを加算器４が加算する。 - 特許庁

A motion compensation unit 13 outputs a predictive image based on the reference image in an image memory 10, the motion vector and the weight coefficient and an adder 14 adds the weight coefficient and the offset of the offset calculation unit 11 to the predictive image.例文帳に追加

動き補償部１３は、画像メモリ１０の参照画像と動きベクトルと重み係数とに基づいて予測画像を出力し、加算器１４は、予測画像に対して重み係数及びオフセット算出部１１のオフセットを加算する。 - 特許庁

Then a voice word reconstitution part 18-4 multiplies the addition value of an adder 44 by a digit muliplier determined according to the subwords to find third reference values regarding the subwords and the sum of the third reference values is found.例文帳に追加

続いて、音声ワード再構成部１８−４により、加算器４４の加算値にサブワードに応じて定まる桁乗数を乗算して複数サブワードのそれぞれに関する第３参照値を求め、これら第３参照値の総和を求める。 - 特許庁

An adder 32a at the next step takes an output value of the multiplier 31a for bit number of the constant from the low order bits as a decimal part, and takes the high order bits except the decimal part in the output value of the multiplier 31a as an integer part.例文帳に追加

次段の加算器３２ａは、乗算器３１ａの出力値の下位ビットから定数のビット数分を小数部とし、かつ乗算器３１ａの出力値のうち小数部を除く上位ビットを整数部として扱う。 - 特許庁

When the output of the SEL0 is a value indicating the establishment of branch, an SEL1 selects the output (branch destination address) of an adder 146, and when this is a value indicating the disestablishment of branch, selects the output (the next address of the instruction) of an adding circuit 145.例文帳に追加

ＳＥＬ１はＳＥＬ０の出力が分岐成立を示す値ならば加算器１４６の出力（分岐先アドレス）を選択し、分岐不成立ならば加算回路１４５の出力（当該命令の次のアドレス）を選択する。 - 特許庁

A peaking processing circuit 460 reads a luminance signal Y being stored in a Y signal memory 435a of the frame memory 435, differentiates it by a differentiation circuit 460a, and a differentiated signal is amplified by an amplifier circuit 460b and then added with the original luminance signal Y by an adder circuit 460c.例文帳に追加

ピーキング処理回路460はフレームメモリ435のＹ信号メモリ435aに記憶されている輝度信号Ｙを読出して微分回路460aで微分し、微分信号を増幅回路460bで増幅した後加算回路460cで元の輝度信号Ｙと加算する。 - 特許庁

The reception signal generated in an ultrasonic converter 1 is amplified in a receiving circuit 5 and is subjected to convolution arithmetic processing (first arithmetic means 8) composed of a delay circuit 6 and an adder circuit 7, the output thereof is stored into a memory 9.例文帳に追加

超音波変換器１で発生した受信信号を受信回路５で増幅し、遅延回路６および加算回路７で構成される畳込み演算処理（第１演算手段８）を経て、その出力はメモリ９に記憶される。 - 特許庁

The control unit 114 sets up the number of division blocks and block size in the case of addition processing according to the mode of operation at the time of photography, or the contents of addition processing, and directs them in the adder 105 through an animation/still picture processing selector 106.例文帳に追加

制御部１１４は、撮影時の動作モードや積算処理の内容に応じて積算処理の際の分割ブロック数及びブロックサイズを設定し、動画／静止画処理切り換え部１０６を介して積算部１０５に指示する。 - 特許庁

The D/A converter circuit 10 includes: adder-subtractors/detectors 11-14 for creating a second digital signal resulting from superimposing a predetermined offset amount on an input digital signal Din; selectors 21-24; and D/A converters 31-34.例文帳に追加

このＤ/Ａコンバータ回路１０は、入力デジタル信号Ｄinに所定のオフセット量を重畳した第２デジタル信号を作成する加減算器/検出器１１〜１４と、選択器２１〜２４とＤ/Ａコンバータ３１〜３４を備えた。 - 特許庁

An image adder 16 adds the moving image data M0 or the color-reduced image data R1 to an e-mail body E1, and an e-mail transmitter 18 transmits an e-mail E2 with the image to the terminal device 3 of the transmission destination.例文帳に追加

画像添付部１６がメール本体Ｅ１に動画像データＭ０または減色動画像データＲ１を添付して、メール送信部１８が送信先の携帯端末装置３に画像が添付された電子メールＥ２を送信する。 - 特許庁