「adder」に関連した英語例文の一覧と使い方(41ページ目) - Weblio英語例文検索

A 2nd adder 7 in an amplitude distortion correction path adds the data S44 in the 3rd memory to amplitude correction data in a 1st memory 6, and the sum is given to the power amplifier 3 that is to be compensated to contribute to the correction of amplitude distortion.例文帳に追加

この第３のメモリのデータＳ４４は、振幅歪補正経路中にある第２の加算器７により、第１のメモリ６の振幅補正データに加算されて、補償されるべき電力増幅器２３に入力され、振幅歪の補正に寄与する。 - 特許庁

Upon receiving an input multi-valued image value In added with an error value dIn by an adder 100, a multi-valued error diffusion output value generator 101 outputs a multi-valued error diffusion output value Out corresponding to the input value.例文帳に追加

入力多値画像値Ｉｎに誤差値ｄＩｎが加算器１００により加算されたＩｎ＋ｄＩｎが多値誤差拡散出力値発生器１０１に入力されると、入力値に応じた多値誤差拡散出力値Ｏｕｔを出力する。 - 特許庁

The speaker system is provided with the speaker, an amplitude detection means that detects the amplitude of a diaphragm of the speaker to provided an output of an amplitude signal in response to the amplitude and an adder means that adds the amplitude signal to a drive signal to drive the speaker.例文帳に追加

スピーカと、前記スピーカの振動板の振幅値を検出して当該振幅値に応じた振幅信号を出力する振幅検出手段と、前記振幅信号を前記スピーカを駆動する駆動信号に加算する加算手段と、を備える。 - 特許庁

An output signal generation means constituted of a multiplier 8 and an adder 14 weights the receiving signals after delayed using the weighting factors w_1-w_N, and generates and outputs an output signal y by synthesizing the receiving signals after having been weighted.例文帳に追加

乗算器８と加算器１４からなる出力信号生成手段は、重み係数ｗ_１〜ｗ_Ｎを使用して遅延後の受信信号を重み付けし、この重み付け後の受信信号を合成して出力信号ｙを生成し出力する。 - 特許庁

An integer-adding CSA tree, which is composed of carry storage adders CSA 120-1 to 120-5 which can carry out high-speed computation with a smaller circuit, which lacks an AND gate 106 for switching carry output, compared with a full adder.例文帳に追加

全加算器に比べて桁上げ出力切換用のアンドゲート１０６が無い分だけ小さい回路で高速演算可能な桁上げ保存加算器ＣＳＡ１２０−１〜１２０−５から構成された整数加算用のＣＳＡツリーを改良する。 - 特許庁

The superconductive single-flux quantum zinc filter comprises a 1st zinc filter composed of a shift register with taps, a two-bit destructive readout counter, and an adder, and a 2nd zinc filter composed of one or more nondestructive readout counters and a destructive readout counter.例文帳に追加

タップ付きシフトレジスタと２ビット破壊読み出しカウンタと加算器とからなる第１のジンクフィルタと、非破壊読み出しカウンタを１個以上と破壊読み出しカウンタとからなる第２のジンクフィルタと、から超電導単一磁束量子ジンクフィルタを構成する。 - 特許庁

The inverse quantization is applied to the compensated DCT coefficient by an inverse orthogonal converter 111 and is stored as a reference image in a reference image memory 114 via an adder 112 and a two-dimensional block inverse converter 113 as a decoded image signal.例文帳に追加

補正ＤＣＴ係数は、逆直交変換器１１１により逆ＤＣＴ処理され、復号された画像信号として加算器１１２及び２次元ブロック逆変換器１１３を介して、参照画像メモリ１１４に参照画像として格納される。 - 特許庁

A slope compensating circuit, which generates the lamp signal, comprises an adder, which generates a slope control current geared to a voltage of having subtracted a voltage geared to the input voltage from a voltage geared to the output voltage, and a capacitor, which is charged by the slope control current.例文帳に追加

ランプ信号を生成するスロープ補償回路は、出力電圧に応じた電圧から入力電圧に応じた電圧を差し引いた電圧に応じたスロープ制御電流を生成する加算回路と、スロープ制御電流により充電されるキャパシタと、を含む。 - 特許庁

To absorb operation speed difference between an ADC of ECL and a memory or adder of TTL or CMOS and perform predetermined times of integration of data within a permitted period in a data collection system used for TOF-MS.例文帳に追加

ＴＯＦ−ＭＳに用いるデータ収集システムにおいて、ＥＣＬのＡＤＣ１と、ＴＴＬあるいはＣＭＯＳのメモリ５や加算器４との動作速度差を吸収でき、しかも許された時間内に所定回数のデータの積算を行うことができるようにする。 - 特許庁

Double-frequency component adder circuits 15a to 15c correct a hysteresis band by adding a double frequency component of output current to a hysteresis band generated by switching frequency control amplifiers 11a to 11c and limiter circuits 14a to 14c.例文帳に追加

２倍周波数成分加算回路１５ａ〜１５ｃは、スイッチング周波数制御増幅器１１ａ〜１１ｃおよびリミッタ回路１４ａ〜１４ｃによって生成されたヒステリシス幅に、出力電流の２倍の周波数成分を加算することで、ヒステリシス幅を補正する。 - 特許庁

To provide a digital-to-analog converter having a small circuit scale of a noise shaper for reducing a conversion error of an adder of a plurality of 1-bit digital-to-analog converters and an analog output signal of the digital-to- analog converter and a digital-to-analog converting method having a short processing time.例文帳に追加

複数の１ビットＤ／Ａ変換器及び前記Ｄ／Ａ変換器のアナログ出力信号の加算器の変換誤差の低減用ノイズシェーパの回路規模が小さなデジタル／アナログ変換装置及び処理時間の短いデジタル／アナログ変換方法を提供する。 - 特許庁

The pulse input to the settling time compensator 10 is added by an adder 31 by outputting a settling time compensation signal by an amount of delay of response speed of an electric motor, and the added value is input to a position command generator 12 as a material moving distance X.例文帳に追加

整定時間補償器１０に入力されたパルスは、電動機の応答速度の遅れ分の整定時間補償信号を出力し、共に加算器３１により加算し、加算した値は、材料移動距離Ｘとして位置指令発生器１２に入力される。 - 特許庁

In a comparison control portion 5, a differential amplifier 8 obtains a deflection signal from the output command value of a predetermined laser beam from an irradiation command portion 4, and output voltage of a power detector 3 and thereafter, an adder 9 adds the deflection signal and the output command value and outputs it.例文帳に追加

比較制御部５では、照射指令部４よりの所定レーザ光の出力指令値とパワー検出部３の出力電圧から差動増幅器８により偏差信号を得た後に、加算器９で偏差信号と出力指令値を加算し、出力される。 - 特許庁

A carrier wave added to a quadrature modulated wave signal by an adder 11 is converted into a DC value by a quadrature demodulator 2, passed through gain control circuits 3 and 4 and amplifiers 6 and 7 and afterwards extracted from I and Q signals by DC pass filters 8 and 9.例文帳に追加

加算器11により直交変調波信号に加算された搬送波を直交復調器２でＤＣ値に変換し、利得制御回路３、４および増幅器６、７を通した後にＤＣ通過フィルタ８、９でＩ信号、Ｑ信号から抽出する。 - 特許庁

A noise generator 102 generates noise data denoting the white Gaussian noise, a noise adder 101 sums received data and the noise data, and an inverse equalization channel estimate unit 103 disables estimation of an advancing wave whose level is a level of the noise data or below from the data after summing.例文帳に追加

雑音発生器１０２から白色ガウス雑音である雑音データを発生させ、雑音加算器１０１で、受信データと雑音データを加算し、逆等化用の回線推定器１０３で、加算後のデータから、雑音データのレベル以下の先行波を推定不能とする。 - 特許庁

Respective pixel data selected by the selector and outputted from the line delay control part 74 to signal lines 0 to 3 are multiplied by an interpolation coefficient calculated by the coefficient generator 79 by using the multipliers 75 to 78 and the adder 81 to generate interpolated pixel data.例文帳に追加

該セレクタにより選択されてライン遅延制御部７４から信号線０〜３に出力された各画素データには、乗算器７５，７６，７７，７８、加算器８１により、係数発生器７９で算出された補間係数が乗算されて補間画素データが生成される。 - 特許庁

These shift register 3 and multipliers 13 and 14 and further cumulative adder need to be merely disposed only at the operator of the final stage, and therefore the device shares the multipliers and adders occupying enormous areas within an LSI and the layout area can be reduced.例文帳に追加

これらシフトレジスタ３並びに乗算器１３及び１４、更には累積加算器を、最終段のオペレータにのみ設ければ良いので、ＬＳＩ内部において多大な面積を占める乗算器と加算器とを共有し、レイアウト面積を縮小することができる。 - 特許庁

An adder means adds the N-bit count value from the up/down counter and the N-bit addition output as the value of a 1st addition result together in specific arithmetic cycles and outputs the carry output pulse of the most significant digit of the addition as the system clock.例文帳に追加

加算手段が上記アップダウンカウンタからのＮビットのカウント値と前回の加算結果の値である（Ｎ＋１）ビットの加算出力値とを所定の演算周期で加算して、その加算結果の最上位のキャリー出力パルスをシステムクロックとして出力する。 - 特許庁

This device has a disturbance observer 6 for estimating a disturbance torque applied to the plant and generating an output showing a q-axial current corresponding to the estimated disturbance torque; and an adder 5 for adding the output Iq_pid of a controller 4 to the output Iq_do of the disturbance observer.例文帳に追加

プラントに加えられる外乱トルクを推定し推定外乱トルクに相当するｑ軸電流を示す出力を生成する外乱オブザーバ（６）と、制御器（４）の出力（Ｉｑ＿ｐｉｄ）と外乱オブザーバの出力（Ｉｑ＿ｄｏ）を加算する加算器（５）とを設ける。 - 特許庁

Addition by an adder 21 of the plurality of output signals from the vibrator in the capacity coupling component output circuit 20C causes any detection signal contained in the plurality of output signals to be canceled and the drive signal capacity coupling components to be amplified.例文帳に追加

容量結合成分出力回路２０Ｃにおいて、振動子からの複数の出力信号を加算器２１で加算することによって、複数の出力信号に含まれる検出信号を相殺しかつ駆動信号容量結合成分を増幅する。 - 特許庁

Meanwhile, when the voltages of the signals output from the amplifiers 2A and 2B are lower than the threshold voltage, the comparators 4A and 4B output LOW-level signals to the switches 3A and 3B, respectively and electrically disconnect the amplifiers 2A and 2B from the adder circuit 5.例文帳に追加

他方、比較器４Ａ，４Ｂは、それぞれ増幅器２Ａ，２Ｂから出力された信号の電圧が閾値電圧よりも低い場合には、ＬＯＷレベルの信号をスイッチ３Ａ，３Ｂへ出力し、増幅器２Ａ，２Ｂと加算回路５とを電気的に分離する。 - 特許庁

The multiplication circuits 12-14 and adder circuits 15-17 apply multiplying and adding processing to the outputs of the differential value tables 8-10, reference value table 11 and low-order bit order setting part 20 and provided data are outputted as an output parameter P'.例文帳に追加

乗算回路１２〜１４および加算回路１５〜１７は、差分値テーブル８〜１０、基準値テーブル１１、および、下位ビット順序設定部２０の出力に対して乗算および加算処理を施し、得られたデータを出力パラメータＰ’として出力する。 - 特許庁

Further, an HPF 72 or the like detects a degree of inclusion of a high frequency component of the luminance signal Y in the vicinity of each pixel, and an absolute value adder circuit 81 and an LPF 72 extract a low saturation area on the basis of the color difference signals Cr, Cb.例文帳に追加

さらに、ＨＰＦ７２等によって各画素近傍における当該輝度信号Ｙの高周波成分の含有程度が検出され、絶対値加算回路８１およびＬＰＦ７２により色差信号Ｃｒ，Ｃｂに基づいて低彩度エリアが抽出される。 - 特許庁

The present invention is characterized in that a frame head detector and an image distortion code adder are packaged at the side of a video transmitter and a video distortion code detector and a video memory are packaged at the side of a video receiver, thereby switching video images without distorting the video images.例文帳に追加

本発明の特徴は、映像送信機側には、フレーム先頭検知器、画像乱れ符号付加器を、映像受信機側には、映像乱れ符号検出器と映像メモリをと実装することにより映像乱れを発生させずに、映像の切り替えを可能とする。 - 特許庁

The effect sound output is fed to an adder 17, where the output is superimposed on a voice signal so as to allow an operator to confirm the operation applied to the operation input section 19 and the external control unit 2, the processing result in response to the operation and a current state by means of an effect sound.例文帳に追加

この効果音出力を加算器１７に供給して音声信号に重畳することで、操作入力部１９および外部コントロールユニット２に対する操作と、その操作に応じた処理の結果と、現在の状態とを効果音で確認する。 - 特許庁

An offset correction circuit 15, a first stage error correction circuit 16, a second stage error correction circuit 20, adder circuits 18, 19, 22 and D-FFs 18, 19 correct the digital data output from the first and second stages 2, 3 by error correction data received from a memory 12.例文帳に追加

オフセット補正回路１５、第１ステージ誤差補正回路１６、第２ステージ誤差補正回路２０、加算回路１８、１９、２２、Ｄ−ＦＦ１８、１９は、メモリ１２から受けた誤差補正データによって第１、第２ステージ２，３から出力されるディジタルデータを補正する。 - 特許庁

The single-bit adder 10 directly adds two ΔΣ-modulated one-bit signals x1(n) and x2(n) with an operation clock which is twice as fast as a sampling clock Fs without converting them into multi-bit signals, and outputs the addition result as a one-bit signal z(n).例文帳に追加

シングルビット加算器１０は、サンプリングクロックＦｓの２倍の動作クロックで２個のΔΣ変調された１ビット信号ｘ_１（ｎ），ｘ_２（ｎ）を多ビット信号に変換することなく直接加算し、この加算結果を１ビット信号ｚ（ｎ）として出力する。 - 特許庁

An adder 78 sums the outputs of the delay circuits 75, 76 and the output of the pre-stage filter 74 to output a synthesized signal, and a maximum likelihood series estimation circuit 42 discriminates a signal from the synthesized signal output to output the discrimination signal of a desired wave.例文帳に追加

加算器７８は、遅延回路７５、７６の出力と前段フィルタ７４の出力とを足しあわせて合成信号を出力し、最尤系列推定回路４２は、合成信号出力から信号判定を行い希望波の判定信号を出力する。 - 特許庁

An electronic watermark data adder 71 accumulates the image data for a prescribed time and the electronic watermark data detector discriminates that the electronic watermark data are detected when the result of accumulation, which is reset after a lapse of a prescribed time or when the accumulated data exceeds a predetermined threshold value, exceeds this threshold.例文帳に追加

これを電子すかしデータ加算器７１により一定時間だけ累積加算し、一定時間経過後あるいはあらかじめ決められた閾値を超えたときにリセットされる累積加算結果が、この閾値を超えたとき電子すかしデータが検出されたと判定する。 - 特許庁

To obtain an average over a plurality of samples of amplifier output values converted digitally in the logarithmic expression, a down-counter 4, a mantissa register 7 and a shift resistor 5 convert them to logarithmically expressed values, a cumulative adder 8 and a shift resistor 9 add and subtract them.例文帳に追加

アンプ出力値を対数表現でディジタル変換した値を複数サンプルし、平均を求めるために、ダウンカウンタ４と仮数レジスタ７、及びシフトレジスタ５によって指数表現の値へ変換し、累積加算器８とシフトレジスタ９によって加算及び除算をおこなう。 - 特許庁

This electronic watthour meter 20 is provided with an electric power measuring circuit 1, an adder 2, the integrating register 3, a backup register 4, a clearing circuit 5, an RTC 6, an interrupt circuit 7, an MCU 8, an internal bus 9, a timer 10, a memory 11, a nonvolatile memory 12, and a display part 13.例文帳に追加

電子式電力量計２０には、電力測定回路１、加算器２、積算レジスタ３、バックアップレジスタ４、クリア回路５、ＲＴＣ６、割り込み回路７、ＭＣＵ８、内部バス９、タイマー１０、メモリ１１、不揮発性メモリ１２、及び表示部１３が設けられている。 - 特許庁

When the switches 13, 15 are switching-controlled at time t0, the output of the switch 13 is outputted to an I-controller 14, and the output of the I-controller 14 is outputted to an adder 16 through the switch 15 and set to the output of the control element 3.例文帳に追加

時刻ｔ_0において、切替器１３，１５を切替制御したときには、切替器１３の出力をＩ制御器１４に出力し、Ｉ制御器１４の出力を切替器１５を介して加算器１６に出力して、制御要素３の出力とする。 - 特許庁

A user signal correlation calculation section 141 and a synchronization detection section 151 extract a user signal with respect to one reception path from the received signal from which the replica signal is subtracted and an adder 220 applies RAKE synthesis to the extracted user signals by the reception paths.例文帳に追加

ユーザー信号相関算出部１４１及び同期検波部１５１はレプリカ信号が除去された受信信号から１つの受信パスに対するユーザー信号を抽出し、加算器２２０は抽出された複数受信パス分のユーザー信号をレイク合成する。 - 特許庁

The defective pixel detection means 7 extracts pixel to be discriminated and its surrounding pixels, uses an adder/subtractor and a comparator for the pixel data to calculate the projection amounts and approximate values and discriminates a pixel which satisfies conditions, decided by respective threshold to be a defective pixel.例文帳に追加

欠陥画素検出手段７では判定対象画素とその周辺画素を抽出し、これらの画素データに対し加減算器、比較器を用い、突出量と近似量を算出し、それぞれのしきい値で決まる条件を満たす画素を欠陥画素と判定する。 - 特許庁

STAP arithmetic circuits 6-1 to 6-Kb are provided with plural transversal filter circuits and add the signals of the multiplied results after multiplication to the respective signal sub-space signals by using load coefficients and an adder 7 adds the plural signals of the multiplied results.例文帳に追加

ＳＴＡＰ演算回路６−１乃至６−Ｋｂは複数のトランスバーサルフィルタ回路を備え各信号サブ空間信号に荷重係数を用いて乗算した後乗算結果の信号を加算し、加算器７は乗算結果の複数の信号を加算する。 - 特許庁

An adder 13 selects the input of the multi-plier 11 at the time of vibrato performance of slant operation, and selects the input of the multiplier 12 at the time of vibrato performance of upright operation to become an absorption controlling low frequency signal generation part output (ABSP LFO).例文帳に追加

加算器１３は、スラント操作のビブラート演奏時に乗算器１１の入力を選択し、アップライト操作のビブラート演奏時に乗算器１２の入力を選択して、アブソープション（吸収）制御用低周波信号発生部出力（ＡＢＳＰ ＬＦＯ）となる。 - 特許庁

A receiver 5 demodulates and outputs the transmission data from the adder 4 whose induction noise component is suppressed, and outputs a signal showing residual induction noise component quantity to the filter 9 in order to variably set the pass characteristics of the reception signal.例文帳に追加

加算器４からの誘導雑音成分を抑圧した伝送データを受信機５が復調して出力し、かつ、残留した誘導雑音成分量を示す信号を適応型フィルタ９へ受信信号の通過特性の可変設定のために出力する。 - 特許庁

A first adder 202 and a first PID control part 203 output a first tire motor control amount for causing a rotation speed of the tire 50 to be coincident with the tire target rotation speed on the basis of the rotation speed of the tire 50 output by a tire tachometer 16.例文帳に追加

第１加算器２０２と第１ＰＩＤ制御部２０３は、タイヤ回転計１６が出力するタイヤ５０の回転速度に基づいて、タイヤ５０の回転速度をタイヤ目標回転速度に一致させるための第１タイヤモータ制御量を出力する。 - 特許庁

When a third random number acquisition signal generated by the adder 323 reaches the prescribed value, a waveform forming circuit 314 forms the third random number acquisition signal into the steplike latch signal in a waveform to be outputted as a fourth random number acquisition signal.例文帳に追加

波形成形回路３１４は、加算器３２３が生成する第３の乱数取得信号が所定の値になった場合に、前記第３の乱数取得信号をステップ状のラッチ信号に波形成形して第４の乱数取得信号として出力する。 - 特許庁

The adder section 114 adds a digital signal of a unit pixel converted at the analog/digital conversion section 120 when a clock for conversion of the first clock period is supplied, and a digital signal of a unit pixel converted when a clock for conversion of the second clock period is supplied.例文帳に追加

加算部１１４は、アナログ・デジタル変換部１２０で、第１のクロック周期の変換用クロックの供給で変換された単位画素のデジタル信号と、第２のクロック周期の変換用クロックの供給で変換された単位画素のデジタル信号とを加算する。 - 特許庁

The transmission wave passing through the coupler 104 is fed to an antenna element 102 of an antenna array 101 via a feeder 103, part of the supplied power is given to the coupler 104 via the feeder 103 as a reflection wave from which a reflected wave output is given to the adder 107.例文帳に追加

結合器104を通過した送信波は給電線103を介してアンテナアレー101のアンテナ素子102に給電され、給電された電力の一部は反射波として給電線103を経て結合器104に入力され反射波出力として加算器107へ出力される。 - 特許庁

Voice signals are turned off by a timing signal S2 before and after switching a frequency and a waveform for smoothly connecting the turned- off signals at both end parts of the off period to an off level is generated by a timing signal 3 and a waveform shaping circuit 9 and added to the voice signals by an adder 10.例文帳に追加

周波数切り替え前後にタイミング信号Ｓ２で音声信号をオフとし、そのオフ期間の両端部が滑らかにオフレベルとつながるような波形をタイミング信号３と波形成形回路９で生成して加算器１０により音声信号に加える、。 - 特許庁

Moreover, this device is provided with a DC power source for supplying a common voltage that is the intermediate voltage to be applied to the liquid crystal, and plural pieces of resistance elements are connected in series with each other between the DC power source and the side of the adder 2 of the capacitance elements.例文帳に追加

また、液晶に印加される電圧の中間電圧であるコモン電圧を供給する直流電源が設けられており、この直流電源と容量素子の加算器２側との間に複数個の抵抗素子が相互に直列に接続されている。 - 特許庁

User data S3 are scrambled by a scrambling means 1 then fed to an adder 7, where S3 is synthesized with a sector address signal S1, and the control data signal S5' from the information inversion control means 6 in time sequence to generate a record signal S4 of a sector structure.例文帳に追加

ユーザデータＳ３はスクランブル手段１においてスクランブルされた後、加算器７に供給され、ここでセクタアドレス信号Ｓ１、情報反転制御手段６からの管理データ信号Ｓ５’と時系列的に合成され、セクタ構成の記録信号Ｓ４が生成される。 - 特許庁

Then a ROM 3 calculates the sum squares of vectors by using the sum inputted from the adder 2 as its address value and assigning as a data value the average of all vectors which are equal in the sum of absolute values.例文帳に追加

そして、ＲＯＭ３は、加算器２から入力された総和をアドレス値とし、ＲＯＭ３が備えるテーブルに基づいて、絶対値の総和が等しい全てのベクトルの平均値をアドレスに対するデータ値として割り付けることによりベクトルの二乗和の演算を行う。 - 特許庁