「adder」に関連した英語例文の一覧と使い方(43ページ目) - Weblio英語例文検索

Capacitors C1A and C1B of the capacitor set 14a and capacitors C2A and C2B of the capacitor set 14b are sequentially charged according to a 3rd digital signal outputted from the noise shaper, and electric charges which are accumulated and held are sequentially selected and supplied to the analog adder 15.例文帳に追加

キャパシタセット１４ａのキャパシタＣ１Ａ、Ｃ１Ｂと、キャパシタセット１４ｂのキャパシタＣ２Ａ、Ｃ２Ｂは、ノイズシェーパから出力される第３のデジタル信号に基づいて順次電荷を充電し、その充電されて保持された電荷を順次選択してアナログ加算器１５に供給する。 - 特許庁

The pixel values of an output image are available by weighting interpolation calculation in which pixel values of input pixels stored in a first data register 112 and a second data resistor are multiplied with a coefficient generated by a coefficient generator using multipliers 122 and 123, with its results being added together using an adder 124.例文帳に追加

出力画像の画素値は、第１データレジスタ１１２および第２データレジスタに格納される入力画素の画素値に対して、係数発生器で生成される係数を乗算器１２２，１２３にて掛け合わせ、その結果を加算器１２４で加算する重み付け補間演算にて求められる。 - 特許庁

By transferring a partial ECC code coded by each the partial ECC code generation circuit 313 through a signal line SL and an adder 319, 10-bit ECC code data corresponding to the whole holding data are generated and stored in the address n of a code storage memory 321.例文帳に追加

各部分ＥＣＣコード生成回路３１３でコード化された部分ＥＣＣコードを、信号線ＳＬおよび加算器３１９を介して転送させることにより、全保持データに対応する１０ビットのＥＣＣコードデータを生成し、コード記憶メモリ３２１のアドレスｎに格納するようになっている。 - 特許庁

A differential determiner (1) detects an input variation exceeding a step width of a quantizer (2), stops the function of an integrator (10) 1 clock after inputting, and cuts off feedback of an output of a delayer (7) to an adder (8c), thereby instantaneously varying a hybrid modulator to a Δ modulator.例文帳に追加

差分判定器（１）が量子化器（２）のステップ幅を超える入力変化を検知し、入力の入った１クロック後に積分器（１０）の機能停止、および遅延器（７）の出力の加算器（８ｃ）へのフィードバックを断つことで、瞬時的に混合型変調器をΔ変調器に変化させる。 - 特許庁

Each of the interpolation elements is composed of a half band pass filter and a polyphase filter serially connected thereto and in the polyphase filter, signals resulting from a delay element, a coefficient memory, a multiplexer, a multiplier and an adder circuit are processed in a rounding circuit and then outputted as an interpolated sample value.例文帳に追加

補完要素はハーフバンドパスフィルタとこれに直列に接続されたポリフェイズフィルタによって構成されこのポリフェイズフィルタは遅延要素、係数メモリ、マルチプレクサ、乗算器、加算回路から得た信号を丸め回路で処理された後補完されたサンプル値として出力される。 - 特許庁

A plurality of special processing blocks in a PLD including multipliers, and circuitry for an adder which adds results of the multipliers are constituted as larger multipliers by adding selectable circuitry for shifting the results of the multipliers before addition to the special processing blocks.例文帳に追加

乗算器と、これらの乗算器の結果を加算する加算器のための回路網とを含むＰＬＤ内の複数の特殊処理ブロックは、加算する前に乗算器の結果をシフトするための選択可能な回路網を、該特殊処理ブロックに追加することによって、より大きな乗算器として構成され得る。 - 特許庁

In the diversity reception circuit, a single AM signal is supplied to each of A/D conversion circuits provided for the purpose of A/D converting a plurality of FM signals, respectively and a plurality of conversion results are added by an adder circuit, thereby improving the S/N.例文帳に追加

ダイバーシティ受信回路において、複数のＦＭ信号をＡ／Ｄ変換するために設けられているＡ／Ｄ変換回路のそれぞれに単一のＡＭ信号を供給して、得られた複数の変換結果を加算回路によって加算することによってＳ／Ｎを向上させる。 - 特許庁

An LUT 101 stores the distortion compensation coefficient (h) obtained through the addition by the adder 102 and extracts and outputs a part of the distortion coefficient (h) which does not contain the predetermined number of bits at least from the lowest order bit and contains a predetermined number of bits from the highest order bit.例文帳に追加

ＬＵＴ１０１は、加算器１０２により加算して得られた歪み補償係数ｈを記憶し、その歪み補償係数ｈのうち、少なくとも最下位のビットから所定数のビットを含まず、最上位のビットから所定数のビットを含む部分を抽出して出力する。 - 特許庁

An adder 20 is used to subtract the signals IR of IR pixels having selective sensitivity to infrared light from signals R, G, B of the RGB pixels of a solid image pickup element to separate and extract signals R_0, G_0, B_0 that correspond to the R, G and B components of incident light among the R, G and B.例文帳に追加

加算器２０により、固体撮像素子のＲＧＢ画素の信号〈Ｒ〉，〈Ｇ〉，〈Ｂ〉から、赤外光に選択的に感度を有するＩＲ画素の信号〈IR〉を減算して、〈Ｒ〉，〈Ｇ〉，〈Ｂ〉のうち入射光のＲ，Ｇ，Ｂ成分に応じた信号Ｒ_０，Ｇ_０，Ｂ_０を分離・抽出する。 - 特許庁

The control unit of the hydraulic construction machinery comprises a controller 1, an IC2 for PWM conversion, a first amplifier 3, the multichannel solenoid proportional valve 4, the voltage converter 5, a multiplexer 6, a second amplifier 7, an integral section 8, an A/D converter 9, and a voltage adder 10.例文帳に追加

油圧式建設機械の制御装置を、コントローラ１と、ＰＷＭ変換用ＩＣ２と、第１増幅部３と、多チャンネルの電磁比例弁４と、電圧変換部５と、マルチプレクサ６と、第２増幅部７と、積分部８と、Ａ／Ｄ変換部９と、電圧加算部１０とを含んで構成する。 - 特許庁

Then a multiplier means 5h multiplies the high frequency component signal by the noise reduction coefficient, to reduce the spike noise included in the high frequency extraction signal, and an adder means 5i adds the low frequency component signal to the output signal from the multiplier means 5h, to obtain the FM demodulation signal with the spike noise reduced.例文帳に追加

次いで、乗算手段５ｈにより高域信号にノイズ低減係数を乗じて高域抽出信号に含まれるスパイクノイズを選択的に低減した後、加算手段５ｉにより低域信号とを加算してスパイクノイズが低減されたＦＭ復調信号を得る。 - 特許庁

The torque instruction data is generated by adding speed error data, which a speed error detecting part 40 outputs according to a first reference clock and an FG signal, and phase error data, which a phase error detecting part 60 outputs according to a second reference clock and the FG signal in an adder circuit 80.例文帳に追加

トルク指令データは、第１の基準クロックとＦＧ信号とに応じて速度誤差検出部４０が出力する速度誤差データと第２の基準クロックとＦＧ信号とに応じて位相誤差検出部６０が出力する位相誤差データとが加算回路８０で加算されて生成される。 - 特許庁

The PID operation part 20 is provided with a P element 21 weighted by frequency for proportion operation, an I element 22 for integration operation, a D element 23 for differential operation of imperfect differential calculus and an output adder 24 adding each output from the elements 21-23.例文帳に追加

ＰＩＤ演算部２０は、比例演算を行う周波数重み付きのＰ要素２１、積分演算を行うＩ要素２２、不完全微分の微分演算を行うＤ要素２３、これらの要素２１〜２３からの各出力を加算する出力加算器２４、を備えている。 - 特許庁

An adder 19 adds the output signal of the differential circuit 11 which is supplied via the low-pass filter 15 and the output signal of the second differential circuit 16 which is supplied via a low-pass filter 17 and a switch 18 and an addition signal drives the laser diode 79 via a laser driver 20.例文帳に追加

加算器１９はローパスフィルタ１５を介して提供される差動回路１１出力信号と、ローパスフィルタ１７及びスイッチ１８を介して提供される前記第２差動回路の出力信号とを加算し、加算信号はレーザドライバ２０を介してレーザダイオード７９を駆動する。 - 特許庁

The data symbols are given to two cyclic extension circuits 2-1, 2-2 and window function multiplier circuits 3-1, 3-2 on each path, the data symbols through the one path are given to a selector circuit that selects a preamble signal or the data symbol and an adder 6 sums the data symbols distributed to both the paths and provides an output of the sum.例文帳に追加

このデータシンボルは、方路毎に二つのサイクリック・エクステンション回路および窓関数乗算回路に入力され、片方の方路は、プリアンブル信号との切り替えを行うセレクタ回路に入力された後に、両方路に振り分けたデータシンボルを加算器で加算して出力する。 - 特許庁

A voltage subtracter/adder of this invention is so constituted that the gates of transistors M1 and M2 constitute a pair of inputs and drains constitute a pair of subtraction outputs respectively, that addition output terminals are formed by commonly connecting the sources, and that the sum of the current flowing in the transistors M1 and M2 increase in proportion to an input differential voltage.例文帳に追加

本発明の電圧減算・加算回路は、トランジスタＭ１，Ｍ２のゲートが入力対を、ドレインが減算出力対をそれそれ構成し、ソースが共通接続されて加算出力端子を構成し、トランジスタＭ１，Ｍ２に流れる電流の和が入力差動電圧に比例して増加する。 - 特許庁

The discrimination unit 5 is comprised of a plurality of weak discrimination units of which the group study is performed by boosting and an adder which performs majority with weight to output of the weak discrimination units, and each weak discrimination unit uses difference in luminance values of two pixels as feature quantity to output an estimation value for estimating whether or not the respective window images are the target objects.例文帳に追加

判別器５は、ブースティングにより集団学習された複数の弱判別器とこれらの出力を重み付き多数決する加算器とからなり、各弱判別器は、２つの画素の輝度値の差を特徴量とし対象物か否かを推定する推定値を出力する。 - 特許庁

Similarly in succeeding clocks, an adder (132, 133, 134) sums a prescribed filter coefficient that is multiplied with an input signal of the filter processing circuit or an output signal of a pre-stage delay unit (113, 114, 115) by a multiplier (121, 124, 125) and an output of the pre-stage delay unit (113, 114, 115).例文帳に追加

以降のクロックでも同様に、前段の遅延器（１１３、１１４、１１５）と、乗算器（１２１、１２４、１２５）によってフィルタ処理回路の入力信号あるいは出力信号に所定のフィルタ係数を乗じた乗算値とが加算器（１３２、１３３、１３４）によって加算される。 - 特許庁

AN oversampling processing part 21 oversamples a PCM signal of 44.1 kHz in quantization frequency and 16 bits in quantization word length inputted from an input terminal 11 at a sampling frequency of 2×44.1 kHz and supplies the oversampling processing output to an adder 22.例文帳に追加

オーバーサンプリング処理部２１は、入力端子１１から入力された量子化周波数４４．１ｋＨｚ、量子化語長１６ｂｉｔのＰＣＭ信号を、２×４４．１ｋＨｚのサンプリング周波数でオーバーサンプリングし、オーバーサンプリング処理出力を加算器２２に供給する。 - 特許庁

The receiver also includes a synchronization detection / turbo equalization changeover switch 35; a CRC decoder 36; an interleaver 37a; a de-interleaver 37b; an adder 38 for a coded bit logarithmic likelihood ratio and a de-interleave output; a MAP decoder 39; a discrimination unit 40; and a bit information output section 41.例文帳に追加

この受信機はまた、同期検波／ターボ等化切り替えスイッチ３５、ＣＲＣ復号器３６、インターリーバ３７ａ、デインターリーバ３７ｂ、符号化されたビットの対数尤度比とデインターリーバ出力の加算器３８、ＭＡＰ復号器３９、判定器４０、およびビット情報出力部４１を有している。 - 特許庁

In the distance measurement device, the amplitude of sum signal 203 (S1+S2) output from an adder 105 and the amplitude of the difference signal 204 (S1-S2) output from a subtracter 106 form a standing wave having a variable of the distance from a reference point 8 to a prism 4.例文帳に追加

測距装置においては、加算器１０５から出力された和信号２０３（Ｓ１＋Ｓ２）の振幅値と減算器１０６から出力された差信号２０４（Ｓ１−Ｓ２）の振幅値とが、基準点８からプリズム４までの距離を変数とした定在波を形成している。 - 特許庁

An picture element signal of an address according to the scanning signal is read from the frame memory 11, multiplied by a filter coefficient (1-α) of the specific address from a second filter coefficient frame memory 33, fed to the adder 16 to be added, and fed to a cathode-ray tube as the picture element signal.例文帳に追加

フレームメモリー１１からは走査信号に応じたアドレスの画素信号が読み出され、第２のフィルタ係数フレームメモリー３３からの該特定アドレスのフィルタ係数（１‐α）と乗算され、加算器１６に供給されて加算され、画素信号として陰極線管に供給される。 - 特許庁

An adder 105 adds the adaptive code book vector outputted from the multiplier 102 and the fixed code book vector output from the multiplier 104, and outputs the sound source vector after the addition to a first channel encoding section 110-1 and a second channel encoding section 110-2 as a drive sound source.例文帳に追加

加算器１０５は、乗算器１０２から出力される適応符号帳ベクトルと乗算器１０４から出力される固定符号帳ベクトルとを加算し、加算後の音源ベクトルを駆動音源として第１チャネル符号化部１１０−１と第２チャネル符号化部１１０−２に出力する。 - 特許庁

A prediction region acquiring unit 204 generates one or more candidate prediction signals of object pixel signals, on the basis of the selected prediction adjacent regions, and a weighting unit 205 and an adder 206 process the candidate prediction signals by using a predetermined synthesis method to generate a prediction signal.例文帳に追加

予測領域取得器２０４は、選択した予測隣接領域に基づいて、対象画素信号の候補予測信号を１つ以上生成し、重み付け器２０５および加算器２０６は候補予測信号を予め定めた合成方法を用いて加工することによって予測信号を生成する。 - 特許庁

An n frequency-division counter 3 counts frequencies by which n frequency division is performed and an n+1 counter counts frequencies by which n+1 frequency division is performed based on presence/absence of a carry signal ADI of the integer part of the cumulative adder 7 in response to the output DOUT of a frequency divider 1.例文帳に追加

分周器１の出力ＤＯＵＴに応答して、ｎ分周カウンタ３はｎ分周を行った回数を、ｎ＋１カウンタはｎ＋１分周を行った回数を、前記累積加算器７の整数部の桁上がり信号ＡＤＩの有無に基づいてカウントする。 - 特許庁

The block 1 consists of crystal oscillators 3, 6, 17 that generate a reference signal, a frequency divider circuit/phase comparator circuit 5, a loop filter 8, a signal adder 10 that adds an output signal from the loop filter 8 to a frequency modulation signal 29 described below, a VCO 12, and an RF power amplifier 23 or the like.例文帳に追加

ブロック１は基準信号を発生する水晶発振器３、６、１７、分周回路・位相比較回路５、ループフィルタ８、ループフィルタ８の出力信号と後述する周波数変調信号２０を加算する信号加算器１０、ＶＣＯ１２、ＲＦパワーアンプ２３等からなる。 - 特許庁

A pilot signal generating section 20 and an adder section 22 superimpose a pilot signal on the transmission signal at the pre-stage of the frequency conversion and a feedback correction section 26 corrects an error caused by the frequency conversion at the post-stage of the frequency conversion on the basis of the superimposed pilot signal.例文帳に追加

パイロット信号生成部２０と加算部２２は、周波数変換の前段において、送信信号にパイロット信号を重畳し、帰還用補正部２６は、周波数変換の後段において、重畳したパイロット信号をもとに、周波数変換によって生じた誤差を補正する。 - 特許庁

For pixel data constituting reference image data, a pixel data adder 5 adds, up to a predetermined level, pixel data constituting a dark portion excepting for the bright portion detected by the bright portion detecting unit 3 in pixel data constituting other image data different from the reference image data.例文帳に追加

画素データ加算部５は、基準画像データを構成する画素データに対して、基準画像データと異なる他の画像データを構成する画素データのうち、明部位置検出部３によって検出された明部を除く暗部を構成する画素データを所定のレベルまで加算する。 - 特許庁

A parabola modulation circuit 12 performs amplitude modulation of a horizontal parabola signal HP by a vertical modulation signal VM by multiplying the horizontal parabola signal HP and the vertical modulation signal VM together, and a modulated horizontal parabola signal HP1 is output to one input terminal of an adder 14.例文帳に追加

パラボラ変調回路１２は、水平パラボラ信号ＨＰと垂直変調信号ＶＭとを乗算することにより水平パラボラ信号ＨＰを垂直変調信号ＶＭで振幅変調し、変調された水平パラボラ信号ＨＰ１を加算器７の一方の入力端子に出力する。 - 特許庁

A DC-DC converter unit has a signal division section dividing an input signal into N signals, N DC-DC converter elements processing each of the divided N signals, and an adder adding outputs from each DC-DC converter element and generating an output signal.例文帳に追加

ＤＣＤＣコンバータユニットは、入力信号をＮ個の信号に分割する信号分割部と、分割されたＮ個の信号をそれぞれ個別に処理するＮ個のＤＣＤＣコンバータエレメントと、各ＤＣＤＣコンバータエレメントの出力を加算して出力信号を生成する加算器とを備えている。 - 特許庁

On the other hand, the system 2 decodes one series of the digital audio signals of 192 Ksps by a synthesizing filter bank 25 and an adder from the four series of the digital audio signals sent through the low-speed interface from the system 1 in a reception processing section 22.例文帳に追加

一方、オーディオ処理装置２は、受信処理部２２において、オーディオソース装置１から４つの低レートインタフェースを介して送られた４系列の４８ｋｓｐｓのデジタルオーディオ信号から、合成フィルタバンク２５と加算器によって１系列の１９２Ｋｓｐｓのデジタルオーディオ信号を復元する。 - 特許庁

An adder 108 reads the rake synthesis intermediate result corresponding to the selected data from the buffer 109, adds the data selected by the switch 107 to the read rake synthesis intermediate result and provides an output of the rake synthesis intermediate result after update to the buffer 109.例文帳に追加

加算器１０８は、選択されたデータに対応するレイク合成中間結果をバッファ１０９から読み出し、読み出されたレイク合成中間結果にスイッチ１０７により選択されたデータを加算して、更新後のレイク合成中間結果としてバッファ１０９に出力する。 - 特許庁

Alternatively, a ΔΣ converter converts the three-phase current detection signal into time-sequence data in 1-bit for each phase, and a combination of the time-sequence data is subjected to a three-phase/two-phase conversion or a rotating coordinate operation by an adder/subtracter to detects a signal in which the PWM ripple component is suppressed.例文帳に追加

または、３相電流検出信号をΔΣ変調器で各相１ビットの時系列データに変換し、これら時系列データの組み合わせにより、加減算器を用いて３相／２相変換や回転座標演算によってＰＷＭリプル成分を抑制した検出をする。 - 特許庁

The phase controller 11 includes an adder 62 that divides the down-sample number by the up-sample number and accumulates its remainder, a subtraction unit 63 that subtracts the up-sample number from the accumulated result each time a carry occurs, and an addition unit 64 that adds the subtraction result with the up-sample number to obtain a storage address.例文帳に追加

また、位相制御部１１は、ダウンサンプル数をアップサンプル数で割った余りを累積加算する加算器６２と、キャリが発生する毎に累積加算結果からアップサンプル数を減算する減算部６３と、減算結果にアップサンプル数を加算し、格納アドレスを得る加算部６４とを有する。 - 特許庁

To provide a selection base rounding system (20) and a method (20) for eliminating the necessity to the rounding (18) of post-increment of a floating point(FP) fused multiply adder that can be utilized in a processor (21) or the other digital circuits in order to remarkably improve a speed.例文帳に追加

速度を著しく向上させるために、プロセッサ（２１）または他のデジタル回路中で利用することができる浮動小数点（ＦＰ）融合型乗算加算器での事後増分ベースの丸め（１８）に対する必要を除去する選択ベースの丸めシステム（２０）および方法（２０）を提供すること。 - 特許庁

However, when the power component of the output command value from the irradiation command portion 4 is lower than a value set in advance, the feedback switching portion 10 of the comparison control portion 5 opens a switch 11 located between the differential amplifier 8 and the adder 9 to invalidate feedback control.例文帳に追加

ただし、比例制御部５のフィードバック切替部１０は照射指令部４よりの出力指令値のパワー成分が予め設定された値より低い場合に、前記差動増幅器８と前記加算器９の間にあるスイッチ１１を開となしフィードバック制御を無効とする。 - 特許庁

An adder section 125 generates a red signal (r) and a blue signal (b) at pixel positions corresponding to red and blue colors of color filters using the color difference signals r-G', b-G' and a green signal (g), at a pixel position corresponding to red and blue colors of color filters, generated using based on the green signal G.例文帳に追加

加算部１２５は、色差信号ｒ−Ｇ′、ｂ−Ｇ′と、緑色信号Ｇに基づいて生成されたカラーフィルタの赤色、青色に対応した画素位置の緑色信号ｇを用いて、カラーフィルタの赤色、青色に対応した画素位置の赤色信号ｒ、青色信号ｂを生成する。 - 特許庁

To provide a sound reproducing device applicable to various sound devices that prevents an input signal to an adder from being distorted even when an excess acoustic signal is given to a microphone so as to prevent deterioration in the sound quality and realize high sound quality.例文帳に追加

本発明は各種音響機器に使用される音響再生装置に関するものであり、マイクロフォンに過大な音響信号が入力された場合においても加算器の入力信号に歪みが抑制され音質の劣化を防ぎ高音質を実現する音響再生装置を提供するものである。 - 特許庁

This optical disk device is constituted so that a tilt sensor 1B is driven prior to recording and reproducing of an optical disk by a first optical unit 1A, and the optical disk X is discriminated based on output voltage obtained by adding a plurality of output signals by an adder 12.例文帳に追加

本発明に係る光ディスク装置は、第１光学ユニット１Ａによる光ディスクＸの記録再生に先立ってチルトセンサ１Ｂを駆動し、その複数出力信号を加算器１２で足し合わせて得た出力電圧Ｖａに基づいて光ディスクＸを判別する構成としている。 - 特許庁

In a region where a deviation is larger than 0 and smaller than a threshold of a threshold storage part 11, a fixed value stored in a fixed value storage part 13 is supplied through a ramp function generator 18 to an adder 5, so that it is possible to more quickly converge the deviation to a target value in comparison with a general control method.例文帳に追加

偏差が０＜偏差＜閾値記憶部１１の閾値となる領域では、固定値記憶部１３に記憶された固定値がランプ関数発生器１８を介して加算器５に供給されるので、一般的な制御方法に比べて目標値により急速に収束することになる。 - 特許庁

A summing terminal selector 3 discriminates M-sets of voice/unvoiced information signals #1-#M that are outputs of the voiced/unvoiced signal discriminators 2-1 to 2-M according to preset priority, and selects predetermined N-sets of the terminals whose signals are to be summed by an M-input selection adder 4.例文帳に追加

加算端末選択器３は有声／無声判定器２−１〜２−Ｍの出力であるＭ個の有声／無声情報信号＃１〜＃Ｍを予め設定された優先順位にしたがって判定し、Ｍ入力選択加算器４で加算されかつ予め決められたＮ個の端末を選択する。 - 特許庁

This circuit is provided with a video signal input terminal 1, a differential amplifier 2, an A/D converter 3, a video signal output terminal 4, a subtractor 5, a reference value input terminal 6, an average circuit 7, a clip circuit 8, an adder 9, a D type flip-flop 10 and a D/A converter 11.例文帳に追加

映像信号入力端子１と、差動増幅器２と、Ａ／Ｄ変換器３と、映像信号出力端子４と、減算器５と、基準値入力端子６と、平均回路７と、クリップ回路８と、加算器９と、Ｄ型フリップフロップ１０と、Ｄ／Ａ変換器１１とを備える。 - 特許庁

An odd number line field memory 105 stores an odd number line of an output signal from an image pickup element (CCD) 103 via a CDS.AGC circuit 104, an even number line field memory 106 stores an even number line and an adder 107 sums outputs of both the field memories 105, 106.例文帳に追加

ＣＤＳ・ＡＧＣ回路１０４を介しての撮像素子（ＣＣＤ）１０３からの出力信号の奇数ラインを奇数ライン用のフィールドメモリ１０５に記憶させ、偶数ラインを偶数ライン用のフィールドメモリ１０６に記憶させ、両フィールドメモリ１０５，１０６の出力を加算器１０７で加算する。 - 特許庁

Then the weight coefficient α is multiplied by the output of an adder 46 placed at a next-stage finger 42d, and a corrected interference replica h'n-1,m,k generated at the preceding stage is added to the result of multiplication and then outputted as a corrected interference replica h'n,m,k of the present stage.例文帳に追加

また、後段フィンガ４２ｄに設けられた加算器４６の出力に対して重み係数αを乗算し、その乗算結果に対して前ステージで生成された修正済み干渉レプリカｈ’_n-1,m,kを加算し、それを現ステージの修正済み干渉レプリカｈ’_n,m____,kとして出力する。 - 特許庁

The gain of the adder circuit is controlled smaller when an incident luminous quantity exceeds a reference luminous quantity than that of the case that the incident luminous quantity is less than the reference luminous quantity on the basis of the reference luminous quantity acting like a reference value of the incident luminous quantity onto the imaging area.例文帳に追加

撮像領域への入射光量の所定の基準値である基準光量に基づいて、加算回路のゲインは、入射光量が基準光量を越える場合に、入射光量が基準光量未満である場合よりも小さくなるように制御される。 - 特許庁