「adder」に関連した英語例文の一覧と使い方(46ページ目) - Weblio英語例文検索

In the control system controlling a controlled object 30 by a control element 31 to control its position, an estimate of speed is output on the basis of output positions by a state observer 35, the estimate is compared with a desired value of speed by a comparator 36, and it is fed to an adder 38 through a proportional element 37.例文帳に追加

制御対象３０を制御要素３１によって制御して位置を制御する制御系において、状態オブザーバ３５によって出力位置に基いて速度の推定値を出力し、この推定値を比較器３６で速度の目標値と比較し、比例要素３７を通して加算器３８に供給する。 - 特許庁

Relating to the CDMA receiver provided with a finger processing section 11 and a searcher section 12 having a correlation unit group consisting of a plurality of correlation units and having an adder group consisting of a plurality of adders, a search window that is an available range of searching by the searcher section 12 can follow a change in a reception timing of a path.例文帳に追加

フィンガー処理部１１と、複数の相関器からなる相関器群１５及び複数の加算機からなる加算機群１６を備えたサーチャー部１２とを有するＣＤＭＡ受信機において、サーチャー部１２がサーチできる範囲であるサーチ窓が、パスの受信タイミングの変化に追従できるようにした。 - 特許庁

A direct up-conversion transmitter includes first and second base band variable gain amplifiers 108_I, Q, first and second transmission mixers 109_I, Q, an adder 110, an RF variable gain amplifier 111, a voltage controlled oscillator 112, a 90° phase shifter 113, a control part 114, and a D/A converter 115.例文帳に追加

ダイレクト・アップ・コンバージョン送信機は、第１と第２のベースバンド可変利得増幅器１０８＿Ｉ、Ｑ、第１と第２の送信ミキサ１０９＿Ｉ、Ｑ、加算器１１０、ＲＦ可変利得増幅器１１１、電圧制御発振器１１２、９０度位相シフタ１１３、制御部１１４、Ｄ／Ａ変換器１１５を具備する。 - 特許庁

When a control portion 11 receives an instruction to read out at a low resolution equivalent to a half of a high resolution from a resolution switch 12a, it controls in such a manner that the two outputs from the CCD pair 8a may be added by the adder 9a with no time lag to double the sub-scanning speed by the motor driving circuit 14.例文帳に追加

制御部１１は、解像度スイッチ１２ａより高解像度の１／２に相当する低解像度の指示を受け付けた場合、ＣＣＤ対８ａの２つの出力を加算器９ａにおいて時間差無しで加算するように制御し、モータ駆動回路１４によって副走査の速度を２倍にさせる。 - 特許庁

A weighting factor calculation means constituted of a multiplier 4, an adder 10 and a weight controller 12 calculates weighting factors w_1-w_N for controlling the directivity of an array antenna by adaptive control based on receiving signals x_1-x_N of each antenna element ANT1-ANTN and a reference signal r.例文帳に追加

乗算器４と加算器１０とウエイト制御部１２とからなる重み係数算出手段は、各アンテナ素子ＡＮＴ１〜ＡＮＴＮの受信信号ｘ_１〜ｘ_Ｎと参照信号ｒとに基づいて、適応制御により、アレーアンテナの指向性を制御するための重み係数ｗ_１〜ｗ_Ｎを算出する。 - 特許庁

The microcomputer 26 controls the gain of the gain control amplifier 12 so that the result of sum of the adder 24 is equal to a prescribed value, decreases the synchronizing separation level Vth when the gain of the gain control amplifier 12 is high or increases the synchronizing separation level Vth when the gain of the gain control amplifier 12 is low.例文帳に追加

マイクロコンピュータ２６は、加算器２４の加算結果が所定値に等しくなるように利得制御アンプ１２の利得を制御し、利得制御アンプ１２の利得が大きいときには同期分離レベルＶｔｈを下げ、利得制御アンプ１２の利得が小さいときには同期分離レベルＶｔｈを上げる。 - 特許庁

An integrator 18 with a limiter integrates a residue resulting from a variation wd of the Δθ1ave from a Δθ2avc/ATT subtracting an output of a 2nd frequency error detection circuit 16, an adder 22 sums the integrated value and the Δθ1avc and gives the sum to an NCO 24 as frequency error information.例文帳に追加

リミッタ付き積分器１８では、第２周波数誤差検出回路１６の出力を減衰させてなるΔθ２^ave／ＡＴＴからΔθ１^aveの変化量ｗｄを引いたものを積分しており、その積分値とΔθ１^aveとが加算器２２で加算され、その加算値が周波数誤差情報としてＮＣＯ２４に供給される。 - 特許庁

Whether or not a plurality of mixing systems connected to each other are cooperatively operable is decided, and a talk-back signal in one mixing system is mixed with a monitor signal in the other mixing system (switch 322e, adder 314e) under the condition where it is decided that those mixing systems are cooperatively operable.例文帳に追加

相互に接続された複数のミキシングシステムが協同して動作可能であるか否かを判定し、協同して動作可能であると判定されたことを条件として、一方のミキシングシステムにおけるトークバック信号を他方のミキシングシステムにおけるモニタ信号にミキシングする（スイッチ３２２ｅ，加算器３１４ｅ）。 - 特許庁

Even when the phase of the input signals of the correlator 11 is changed by ±1 chip from the phase detected in the synchronization part 13, since signals to be inversely spread originally are inputted to the adder 15 from the input side of the first delay device 14-1 or the output side of the first delay device 14-2, a correct correlation value is obtained.例文帳に追加

相関器11の入力信号の位相が同期部13で検出した位相に対して±１チップ変化したとしても、本来逆拡散すべき信号は、第１遅延器14-1の入力側または第１遅延器14-2の出力側から加算器15に入力されるので、正しい相関値を得ることができる。 - 特許庁

In the N-digit addition and subtraction unit and the N-digit addition and subtraction module using it, an output pattern of results of addition and subtraction is predicted based on a relation between an augend and an addend on the basis of regurality of addition and subtraction of an adder-subtracter, particularly, thereby preventing borrowing and carrying from being propagated in modules having basic digits.例文帳に追加

本発明は、加減算器のうち特に加減算の規則性に基づき、被加減数と加減数の関係から加減算結果の出力パターンを予見し、基本となる桁数のモジュール内では桁借り、桁上げが伝搬しないＮ桁加減算器ユニット及びそれを用いたＮ桁加減算器モジュールを特徴とする。 - 特許庁

The I-phase interference signal and the Q-phase RF interfering signal are frequency-converted to an RF band again by an I-phase RF conversion part 44 and a Q-phase RF conversion part, and these interference wave signals are mixed by a mixer 46 and inputted to the received RF signal by an adder 48 to reduce the interference wave component.例文帳に追加

Ｉ相妨害波信号とＱ相妨害波信号とをそれぞれＩ相ＲＦ変換部４４とＱ相ＲＦ変換部４５とで再びＲＦ帯域に周波数変換し、これら妨害波信号を合成器４６で合成して、加算器４８でＲＦ受信信号に加算して妨害波成分を減少させる。 - 特許庁

Filter devices FIRi include a plurality of FIR filters FIRi1 to FIRi4 in which an envelope waveform of the reflective sound is about the same and a time position of the reflective sound is different, outputs of voltage control amplifiers VCAi1 to VCAi4 to which output of each filter is supplied, are mixed by an adder SUM, and it is output.例文帳に追加

フィルタ装置ＦＩＲｉは、反射音の包絡線の波形がほぼ同じで、反射音の時間位置が異なる複数のＦＩＲフィルタＦＩＲｉ１〜ＦＩＲｉ４を備え、各フィルタの出力が供給される電圧制御増幅器ＶＣＡｉ１〜ＶＣＡｉ４の出力を加算器ＳＵＭでミキシングして出力する。 - 特許庁

In one frame period of a received image, the image signal C to be output first is corrected to have light halftone by a first gradation correction part 8, the high frequency component of the image signal is detected by a correction amount preparation part 10 and an adder 11 adds a high frequency correction amount G to an image signal E.例文帳に追加

受信画像の１フレーム期間に、第１番目に出力される画像信号Ｃは第１階調補正部８により中間階調が明るく補正され、その高周波成分が補正量生成部１０により検出され、加算器１１は画像信号Ｅに高周波補正量Ｇを加算する。 - 特許庁

The dielectric loss tangent tanδ' from which an influence of a leakage current component I2 is removed by a CPU 25 is calculated based on the output current from the current adder 16 when the direct-current component in the output current is adjusted to be zero by the variable resistor 14 and on the test current by the test power supply 2.例文帳に追加

そして、可変抵抗器１４によって出力電流のうちの直流成分が零になるようにされたときの電流加算器１６の出力電流と、試験電源２による試験電圧とに基づき、ＣＰＵ２５により漏れ電流成分Ｉ２の影響を除いた誘電正接ｔａｎδ’が算出される。 - 特許庁

A low bit rate decoding part 201 decodes the low bit rate coded data, a lossless decoding part 203 decodes the difference signal, a correcting part 207 corrects the low bit rate decoding signal on the basis of the correction information, and an adder part ADD 2 adds the difference signal and the low bit rate decoding signal of after correction, and calculates a lossless reproduction signal.例文帳に追加

低ビットレート復号部201は、低ビットレート符号化データを復号し、ロスレス復号部203は差分信号を復号し、補正部207は、補正情報に基づき低ビットレート復号信号を補正し、加算部ADD2は、差分信号と補正後の低ビットレート復号信号とを加算し、ロスレス再生信号を算出する。 - 特許庁

A brightness enhancement process part 12 applies a brightness enhancement process to the first component, and a contour enhancement process part 13 applies a contour enhancement process to the second and fifth components, followed by an adder 14 synthesizing the first, second and fifth components to output the resultant output facial image information.例文帳に追加

そして、第１の成分に対して輝度強調処理部１２にて輝度強調処理を施すと共に、第２及び第５の成分に対して輪郭強調処理部１３にて輪郭強調処理を施した後、これら第１、第２及び第５の成分を加算器１４にて合成して出力顔画像情報の出力を行う。 - 特許庁

To enhance an operation delay time of a domino logic circuit by excluding an N channel transistor(TR) that has been required for a domino logic circuit represented as a carry chain for a Manchester carry adder in a conventional technology and is turned off when a clock signal is zero and used for avoiding destruction of a pre-charge state of a pre-charge node.例文帳に追加

従来の技術において、マンチェスタ桁上げ加算器の桁上げ連鎖部に代表されるドミノ論理回路において必要であった、クロック信号が０の期間にオフになりプリチャージノードのプリチャージ状態を破壊してしまわないためのＮチャンネルトランジスタを排除し、ドミノ論理回路の動作遅延時間を向上する。 - 特許庁

A carry signal 111 outputted from a redundant binary adder 101 is defined as the 1st input with a code bit 113 of the redundant binary addition result 112 defined as the 2nd input and an encoding signal 115 obtained by encoding the data bits 114 other than the bit 113 of the results 112 defined as the 3rd input respectively.例文帳に追加

冗長２進加算器１０１から出力される桁上げ信号１１１を第１の入力とし、冗長２進加算結果１１２の符号ビット１１３を第２の入力とし、加算結果１１２の符号ビット以外のデータビット１１４をエンコード回路１０２でエンコードしたエンコード信号１１５を第３の入力とする。 - 特許庁

A switching part 200 performs switching so as to supply sound signals of respective L and R channels to speaker amplifiers 11 and 12 when the power is fed to the speaker amplifiers 11 and 12 and supply an output signal of the adder 50 to the speaker amplifier 11 when no power is fed to the speaker amplifier 12.例文帳に追加

切り換え部２００は、スピーカアンプ１１および１２に電源が供給されている場合にＬ、Ｒ各チャネルの音声信号がスピーカアンプ１１および１２に供給され、スピーカアンプ１２に電源が供給されていない場合には加算器５０の出力信号がスピーカアンプ１１に供給されるように切り換えを行。 - 特許庁

A video signal of a slave screen is fed to a slave screen signal forming circuit 7 through an adder 6 for a superimposed display from an input terminal 5 and the video signal of the slave screen compressed to an optional size is synthesized with a video signal foa master screen from an input terminal 1 through a changeover switch 2.例文帳に追加

子画面の映像信号は入力端子５から重畳表示のための加算器６を通じて子画面信号の形成回路７に供給され、任意のサイズに圧縮された子画面の映像信号が切り換えスイッチ２で入力端子１からの親画面の映像信号に合成される。 - 特許庁

This carriage transfer controller basically transfers a whole carriage by a carriage transfer servo means 13 with a control voltage according to a minute displacement amount by a tracking servo, and at this time, when a rectangular wave voltage is added by an adder 17, a carriage starts to move with a voltage extremely lower than the start voltage, and moreover, it moves smoothly.例文帳に追加

トラッキングサーボによる微小変位量に応じた制御電圧でキャリッジ送りサーボ手段１３によりキャリッジ全体を移送させることを基本とするが、この際、加算器１７により矩形波電圧を加算すると、キャリッジは起動電圧よりずっと低い電圧で動き始め、しかも、動きが滑らかになる。 - 特許庁

A 2nd analog/ digital converter 8 receiving an analog gain correction signal Vgain generated by a gain correction digital/analog converter 18 applies the gain correction processing to the gain correction signal and an offset correction adder circuit 6 receiving an analog offset correction signal Vof generated by an offset correction digital/analog converter 19 applies offset correction processing to the analog offset correction signal.例文帳に追加

ゲイン補正用Ｄ／Ａ変換器１８で生成したアナログゲイン補正信号Ｖgainを第２のＡ／Ｄ変換器８に供給してゲイン補正処理し、オフセット補正用Ｄ／Ａ変換器１９で生成したアナログオフセット補正信号Ｖofをオフセット補正用加算回路６に供給してオフセット補正処理する。 - 特許庁

The video image display apparatus is provided with: an offset amount generating means for generating an offset amount when a color difference signal value generated from an R-Y signal is within a range toward the red color from a colorless level and within a prescribed lower range from the colorless level; and adder means for adding the produced offset amount to the color difference signal.例文帳に追加

Ｒ−Ｙ信号から生成される色差信号値が、無色レベルよりも赤色側の範囲内であってかつ無色レベル側よりの低い所定範囲にあるときに、オフセット量を発生するためのオフセット量発生手段、および発生したオフセット量を上記色差信号に加算する加算手段を備えている。 - 特許庁

An adder 3 adds the in-phase-side signal after oversampling with the quadrature-side signal with one clock delayed, and a band pass filter 4 subjects the added signal to filter processing having raised cosine roll-off characteristics in which a frequency band with a predetermined width from the center of modulated frequency on a frequency axis is cut-off frequency.例文帳に追加

加算器３は、オーバーサンプリング後の同相側信号と１クロック分遅延した直交側信号とを加算し、バンドパスフィルタ４は、加算後の信号に対し、周波数軸上において変調周波数の中心から所定幅の周波数帯を遮断周波数としたレイズドコサイン・ロールオフ特性を有するフィルタ処理を行う。 - 特許庁

Multipliers 12a, 12b multiply the received sample sequence Sa with a reference signal sequence PNa and multiply the received sample sequence Sb with a reference signal sequence PNb to provide 1st and 2nd inverse spread outputs, an adder 13 sums them and provides an output of the inverse spread output.例文帳に追加

乗算器１２ａ，１２ｂは、受信サンプル系列Ｓａと参照信号系列ＰＮａとの乗算、受信サンプル系列Ｓｂと参照信号系列ＰＮｂとの乗算を行い、第１，第２の逆拡散出力として出力し、加算器１３がこれを加算し、前記逆拡散出力として出力する。 - 特許庁

To provide an integral divider capable reducing the load of a battery power source by reducing the number of adders used in the integral divider to achieve power saving, avoiding unnecessary acceleration and equalizing power consumption by controlling arithmetic operations of each adder so as not to be concentrated by sequentially performing the arithmetic operations.例文帳に追加

整数型除算器に使用する加算器の数を減らして省電力化を図ると共に、不必要な高速化を避け、各加算器の演算が集中しないよう順次演算するように制御することで電力消費の平均化が行われ、バッテリー電源の負担が軽減できる整数型除算器を提供する。 - 特許庁

The bias circuit comprises: an amplifier 3 which is connected between an input terminal 1 and an output terminal 6 and amplifies a signal; a negative feedback circuit 5 which feeds output of the amplifier 3 back to input of the amplifier 3; and an adder 4 which adds either a bias voltage or a current to input of the negative feedback circuit 5.例文帳に追加

入力端子１と出力端子６の間に接続され、信号を増幅する増幅器３と、前記増幅器３の出力を前記増幅器３の入力に帰還する負帰還回路５と、前記負帰還回路５の入力にバイアス電圧、電流のいずれかを加算する加算器４とを設けた。 - 特許庁

This arithmetic part 110 is constituted of a plurality of storage elements for storing the correction amount, a selector for selecting one from the plurality of storage elements by a specified selection signal, and an adder for adding the correction amount outputted by the selector and the driving amount for the inputted laser beam to output the added amount as the new laser beam driving amount.例文帳に追加

この演算部１１０は、補正量を記憶する複数の記憶素子と、所定選択信号により該複数の記憶素子から１つを選択するセレクタと、該セレクタが出力する補正量と入力レーザ光駆動量とを加算して新たなレーザ光駆動量として出力する加算器と、で構成する。 - 特許庁

This circuit is provided with a PSD 9, I/V converters 10 and 11, an adder 12, dividers 13 and 14 and output terminals 15 and 16 and is constituted of a tap 20, an analog switch 21, a PSD control circuit part 25 for inputting the output signals of the dividers 13 and 14 and controlling the continuity of the analog switch 21 and a system control circuit 26.例文帳に追加

ＰＳＤ９と、Ｉ／Ｖ変換器１０,１１と、加算器１２と、割り算器１３,１４と、出力端子１５,１６とを設け、タップ２０と、アナログスイッチ２１と、割り算器１３,１４の出力信号が入力され、アナログスイッチ２１の導通を制御するＰＳＤ制御回路部２５と、システム制御回路２６とで構成する。 - 特許庁

A switch circuit 6 is provided with a switch 10 that selects a 1st 6-channel signal of the 6-channel source 2 or a 2nd 6-channel signal that is processed from a signal of the 2-channel source 1 by using an adder 3, an attenuator 4 and a low-pass filter 5 so as to correspond to the 1st 6-channel signal.例文帳に追加

６チャンネルソース２の第１の６チャンネル信号と、前記第１の６チャンネル信号に対応するように２チャンネルソース１の信号から加算器３、減衰器４、低域通過フィルタ５を用いて加工された第２の６チャンネル信号とを切換えるスイッチ１０をスイッチ回路６に備えたものである。 - 特許庁

By estimating the processing result of the next processing target pixel while referring to the added result of the adder 3, a discriminator 4 writes the processing result in a processed target pixel in a storage buffer 5 for image after noise removing processing and reports the next processing target pixel to the storage buffer 1 for image before noise removing processing.例文帳に追加

判定器４は加算器３の加算結果を参照し、次処理対象画素の処理結果を予想することで、ノイズ除去処理後画像格納バッファ５に対して処理後対象画素に処理結果を書込み、ノイズ除去処理前画像格納バッファ１に対して次処理対象画素を通知する。 - 特許庁

If the luminance range and the linear conversion characteristic of a G signal lap, when an RB signal has the linear conversion characteristic, a signal from a multiplier 803 is selected by a selecting portion 813, and if the luminance range and the logarithmic conversion characteristic of the G signal lap, a signal from an adder 808 is selected by the selecting portion 813.例文帳に追加

ＲＢ信号が線形変換特性であるとき、Ｇ信号の線形変換特性と輝度範囲が重なっている場合、乗算器８０３からの信号が選択部８１３で選択され、又、Ｇ信号の対数変換特性と輝度範囲が重なっている場合、加算器８０８からの信号が選択部８１３で選択される。 - 特許庁

When a large accident current flows, a deviation signal from a subtracter 16 and a signal from a system frequency detector 15 become tolerances or more in comparators 19, 21, 23, and 25, and signals of a function setter 17 and a function setter 28 are selected in switches 18 and 29 and transmitted to an adder 31.例文帳に追加

大きな事故電流が流れた場合には、減算器１６からの偏差信号及び系統周波数検出器１５からの信号とが比較器１９，２１，２３及び２５において許容値以上となり、スイッチ１８及び２９では関数設定器１７及び関数設定器２８の信号を選択し、加算器３１へ伝達する。 - 特許庁

This transcoder is composed of a decoding part 1 and an encoding part 2, and the decoding part 1 does not have a conversion mechanism for encoding order and display order, which are originally essential for complete encoding and supplies its decoding output (output of an adder 13a) directly to the input (input of a substrate 22) of the encoding part 2.例文帳に追加

トランスコーダは復号部１と符号化部２とから構成され、復号部１は完全な復号において本来必要となる符号化順と表示順の変換機構を持たず、復号出力（加算器１３ａの出力）を直接、符号化部２の入力（減算器２２の入力）へ供給する。 - 特許庁

Then when the light leak is decided, the microcomputer 12 switches a signal on which a black level is based from the signal of the normal OB pixel part to the signal of the dummy OB pixel part, and sends a correction signal for black level to an adder 6 and a subtracter 13 based upon the signal of the dummy OB pixel part to correct the black level.例文帳に追加

そして、マイコン１２は、光漏れと判定された場合に、黒レベルの基準となる信号を通常ＯＢ画素部の信号からダミーＯＢ画素部の信号に切り替え、ダミーＯＢ画素部の信号を基準として黒レベルの補正信号を加算器６および減算器１３へ送り、黒レベル補正を行う。 - 特許庁

A signal of an oscillator 111 is supplied to a piezoelectric tube 105 from an adder 112 to modulate the distance between the tip part and the sample slightly and changes in the state of resonance generated by the modulation are detected with a diode to be inputted into a phase amplitude detector 113 thereby obtaining an amplitude difference depending on the signal phase of the resonator.例文帳に追加

発振器１１１の信号は、加算器１１２からピエゾチューブ１０５に供給され、上記先端部と試料との距離を僅かに変調し、変調により生じた共振状態の変化はダイオードにより検波されて位相振幅検出器１１３に入力され、発振器の信号位相に依存した振幅差を得る。 - 特許庁

A phase shifter 32 shifts the phase of an output of an intermediate frequency amplifier circuit 29 by 180 degrees, and an adder 33 sums the output whose phase is shifted and the output whose phase is not shifted so as to cancel a regular signal component, which goes to low level and the irregular noise components are left, then a noise detection comparator 38 easily detects noise components.例文帳に追加

中間周波増幅回路２９の出力を、移相器３２で１８０度移相をずらし、加算器３３で足し合わせると規則的な信号成分は打ち消されて低レベルになり、不規則な雑音成分が残るので、ノイズ検出用コンパレータ３８による雑音成分の検出が容易となる。 - 特許庁

A data signal corresponding to the number of pulses in one cycle of the PWM signal is generated from two data signals by an adder 114, and furthermore, a current signal S_PT which is reduced for a longer cycle and is increased for a shorter cycle is generated in a first D/A converter circuit 116 and a current source circuit on the output side of the circuit 116.例文帳に追加

加算器１１４において２つのデータ信号からＰＷＭ信号の１周期のパルス数に相当するデータ信号を生成し、更に、第１のＤ／Ａコンバータ回路１１６とその出力側の電流源回路において、周期が長いと小さくなり、短いと大きくなるような電流信号Ｓ_PTを生成する。 - 特許庁

A correlation arithmetic section 3100 applies a correlation arithmetic operation to an input signal and an output of a reference signal generating section 3101 and each arithmetic operation by integration arithmetic section 311, 312, square arithmetic section 313, 314, and an adder section 315 is applied to real and imaginary parts of the correlation arithmetic operation to obtain a correlation square signal.例文帳に追加

相関演算部３１００において、入力信号と基準信号発生部３１０１の出力との相関演算を行い、その結果の実部及び虚部について積分演算部３１１、３１２、２乗値演算部３１３、３１４、加算部３１５の各演算を経て相関２乗信号を得る。 - 特許庁

A chaos generating circuit 11 generates a chaos sequence by allowing an adder circuit to sum the initial value extracted by an initial value extract circuit and an error generated by an error signal generating circuit and gives the sum to a nonlinear map function and a logic circuit 12 applies a logic arithmetic operation to the chaos sequence and the encrypted signal to decode the encrypted signal into the original signal.例文帳に追加

カオス発生回路１１では、初期値抜き取り回路で抜き取った初期値に誤差信号発生回路で発生した誤差を加算回路で加算して非線形写像関数に与えてカオス数列を発生し、このカオス数列と暗号化信号を論理回路１２で演算することにより元の原信号に復号化する。 - 特許庁

The complex encoding apparatus 100 of the present invention comprises a first arithmetic unit 101 for receiving an analog input signal S_i, performing an arithmetic operation and generating a complex analog signal, and an adder 102 for adding the value of the analog input signal S_i and the value of the complex analog signal and generating an analog convolution code u_i.例文帳に追加

本発明の複素符号化装置１００は、アナログ入力信号Ｓ_ｉを受けて演算を行って複素アナログ信号を生成する第１の演算装置１０１と、アナログ入力信号Ｓ_ｉの値と前記複素アナログ信号の値とを加算してアナログ畳み込み符号ｕ_ｉを生成する加算器１０２と、を具備している。 - 特許庁

Each of D/A converters 18 converts each weighted signal from the digital signal processing section 17 into an analog signal, an adder 19 sums the signals, a frequency converter 20 converts the sum into a signal with the frequency of the original received signal by each antenna element and gives the converted signal to an antenna terminal 122 of an existing radio unit 12.例文帳に追加

デジタル信号処理部からの重み付けされた各信号をＤ／Ａ変換器１８でアナログ信号に変換し加算器１９で加算してから周波数変換器２０で各アンテナ素子が受信した元の受信信号の周波数の信号に変換し、この無線機のアンテナ端子１２2に供給する。 - 特許庁

Then, the left channel use rhythm pattern data D-TBLL are multiplied by (1-BL) via multipliers 23, 24 and an adder 25, and the amplitude of the left channel musical signal is modulated by supplying the multiplication result D-TBLL×(1-BL) to the amplifier 22, and an effect is given to the musical signal.例文帳に追加

そして、左チャンネル用リズムパターンデータＤ_ＴＢＬＬには、乗算器２３および２４、および加算器２５を介して、１−ＢＬが乗算され、その乗算結果Ｄ_ＴＢＬＬ×（１−ＢＬ）をアンプ２６に供給することにより、左チャンネルの楽音信号の振幅が変調されて、当該楽音信号に効果が付与される。 - 特許庁

This offset control circuit is provided with peak value hold circuits 31, 32 and bottom value holding circuits 33, 34 that respectively hold a peak value and a bottom value, and adder circuits 37, 38 that add negative and positive phase outputs of a preamplifier circuit 20 to each output of the peak and bottom holding circuits.例文帳に追加

前置増幅回路２０の正相・逆相出力のピーク値及びボトム値を夫ホールドするピーク値ホールド回路３１，３２及びボトム値ホールド回路３３，３４と、前置増幅回路２０の正逆相出力とピーク値ホールド回路及びボトム値ホールド回路の各出力及びとを加算する加算回路３７，３８とを備える。 - 特許庁

Furthermore, if the amplitude of the reception signal S1 from the antenna 111 is smaller than the prescribed threshold, the phase control unit 117 generates an in-phase signal S6 attenuated in the prescribed ratio and the first adder 120 adds the signal S6 to the signal S5, thereby enlarging the amplitude of the multiplexed signal S7.例文帳に追加

また、アンテナ１１１からの受信信号Ｓ１の振幅が所定のしきい値よりも小さい場合は、位相制御部１１７が所定の割合で減衰した同相の信号Ｓ６を生成し、第１の加算器１２０が信号Ｓ５に信号Ｓ６を加えることによって合波信号Ｓ７の振幅を大きくする。 - 特許庁