「adder」に関連した英語例文の一覧と使い方(47ページ目) - Weblio英語例文検索

An adder 22 sums a signal received by an input terminal C20 resulting from being given to a test object element and fed back from an output terminal A18 and a signal given to the test object element and subjected to phase/amplitude adjustment by a phase delay device 12 and a multiplier 13 and subjected to phase inversion.例文帳に追加

試験対象素子に入力した出力端子Ａ１８からの信号が帰還され入力端子Ｃ２０に入った信号と、試験対象素子に入力した信号を位相遅延器１２および乗算器１３により位相／振幅を調整した信号を、位相反転し加算器２２で加算する。 - 特許庁

Alternatively, an encoded predictive value determining section 104 predicts an encoded predictive value, that is a signal level of the predictive value after encoding, beforehand from a signal level of the predictive value, and a result of adding the quantized value and the second offset value is further added/subtracted to/from the encoded predictive value by an adder 111, thereby obtaining encoded data of M bits.例文帳に追加

一方で、符号化予測値決定部１０４にて前記予測値の信号レベルから符号化後の予測値の信号レベルである符号化予測値を前もって予測し、量子化値と前記第２オフセット値との加算結果を、更に加算器１１１にて前記符号化予測値に加減算することにより、Ｍビットの符号化データを得る。 - 特許庁

According to control of a mute circuit 63, the adder 61 integrates signals of an integration section by accumulating signal values every time sampling clock is supplied for signals of range established as an integration section among signals corresponding to 0.5 bits of disk data supplied from the A/D conversion circuit 42.例文帳に追加

加算器６１は、ミュート回路６３の制御に応じて、Ａ／Ｄ変換回路４２から供給されたディスクデータ０．５ビット分に相当するの信号のうち、積分区間として設定された範囲の信号について、サンプリングクロックが供給される毎に信号値を累算することにより、積分区間の信号を積分する。 - 特許庁

The amplifier for the photoelectric conversion element is provided with a current-to-voltage conversion circuit which takes out n pieces of signal voltages from a signal current obtained from the photoelectric conversion element through n pieces (where n≥2) of current-to-voltage conversion resistor connected in series via respective transistors and an adder amplifier circuit which adds the n pieces of signal voltages so as to be amplified.例文帳に追加

光電変換素子から得られる信号電流をトランジスタを介して直列接続されたｎ（ｎ≧２）個の電流−電圧変換抵抗からｎ個の信号電圧を取り出す電流−電圧変換回路と、前記ｎ個の信号電圧を加算・増幅する加算増幅回路とを備えた光電変換素子用アンプ。 - 特許庁

An adder 60 calculates the total of the products calculated by the respective multipliers 58-1 to 58-5 to calculate convolutional sums of the distortion compensation coefficients A_1,k and power multipliers |x(n-k)|^1 for a plurality of values of "l", and further to calculate the total of the convolutional sums calculated for each of the values of "l".例文帳に追加

加算器６０は、各乗算器５８−１〜５８−５で演算された積の総和を演算することで歪補償係数Ａ_l,kとべき乗数|ｘ(ｎ−ｋ)|^lとの畳み込み和を複数通りのｌの値に関してそれぞれ演算し、さらに、各ｌの値毎に演算された畳み込み和の総和を演算する。 - 特許庁

This waveform shaping digital filter circuit is provided with a shift register part 100 for shifting input data, a variable tap coefficient multiplying part 1120A for multiplying and outputting a tap coefficient in respect to the data from the shift register part and an adder 1130 for adding all the outputs of the variable tap coefficient multiplying part 1120A.例文帳に追加

本発明による波形整形デジタルフィルタ回路は、入力データをシフトするシフトレジスタ部１１１０と、シフトレジスタ部からのデータに対してタップ係数を乗算し出力するための可変タップ係数乗算部１１２０Ａと、可変タップ係数乗算部１１２０Ａの出力をすべて加算する加算器１１３０とを備える。 - 特許庁

To provide a floating point remainder computing element, an information processing device, and a computer program, capable of executing floating point remainder computation with addition of small quantity of circuits only by effectively using a floating point adder and an aligner (shifter) which are normally provided on an information processing device such as a processor in a computer.例文帳に追加

本発明は、浮動小数点剰余演算器、情報処理装置及びコンピュータプログラムに関し、計算機のプロセッサ等の情報処理装置に標準で具備されている浮動小数点加算器やアライナ（シフタ）を効果的に流用し、少量の回路を付加するだけで浮動小数点剰余演算を実現可能とすることを目的とする。 - 特許庁

A phase error absolute value being an addition result ADD of an adder 4203 is compared with a threshold value Vth by an absolute value comparator 4205, a polarity of a PHERR signal when the phase error absolute value exceeds the threshold value Vth is compared with a polarity of a current PHERR signal by a noncoincidence detecting circuit 4208.例文帳に追加

加算器４２０３の加算結果ＡＤＤである位相誤差絶対値を絶対値比較器４２０５でしきい値Ｖｔｈと比較し、当該位相誤差絶対値がしきい値Ｖｔｈを超えた時点でのＰＨＥＲＲ信号の極性と、現時点でのＰＨＥＲＲ信号の極性とを不一致検出回路４２０８で比較する。 - 特許庁

The weighting factor calculator 106 calculates only a weighting factor to the reception signal of the two slots, namely the reference slot and the slot before the reference one, when a demodulation timing detector 104 informs the weighting factor calculator 106 of demodulation start timing, and inputs the two calculated weighting factors and the arrival information of the demodulation start timing into the weighting adder 107.例文帳に追加

重み係数算出部１０６は、復調タイミング検出部１０４から復調開始タイミングを通知されたときには、基準スロットとその前スロットとの計２スロットの受信信号に対する重み係数のみを算出し、算出された２つの重み係数と復調開始タイミングの到来情報とを重み付け加算部１０７に入力する。 - 特許庁

Using a magnetic pole position correction value Δθthus obtained, an adder 19 adds Δθ to a rotor rotary angle O m detected by an encoder 20 that is mounted to a motor shaft to detect a commutation electrical angle θ.例文帳に追加

ステータに通電する３相交流電流をｄ軸電流、ｑ軸電流のそれぞれに対してフィードバック制御を行う制御装置において、トルク指令値が所定値以下である場合にはｄ軸電流誤差増幅器の出力を積分して磁極位置補正値Δθを演算し、トルク指令値が所定値以上である場合には、この磁極位置補正値を保持する。 - 特許庁

The second voltage command combining part 14 is formed of three position converters, three inverse coordinate converters and an adder.例文帳に追加

電動機制御装置を、回転測定部４と、電流測定部５と、上位制御部２０と、第２電流指令発生器１５と、第２模擬観測器１２と、第１制御部１０と、第２制御部９と、第３制御部１３と、第２電圧指令合成部１４とから構成し、第２電圧指令合成部１４を３つの位置変換器と、３つの逆座標変換器および加算器とから構成した。 - 特許庁

The device comprises: a cross fade signal generation section 131 for generating a cross fade signal from an audio signal; a time axis reversed difference signal generation section 132 for generating a differential signal from the audio signal and generating a time axis reversed differential signal in which a time axis of the differential signal is reversed; and an adder 133 for adding the time axis reversed differential signal to the cross fade signal.例文帳に追加

オーディオ信号からクロスフェード信号を生成するクロスフェード信号生成部１３１と、オーディオ信号から差信号を生成し、その差信号の時間軸を反転した時間軸反転差信号を生成する時間軸反転差信号生成部１３２と、時間軸反転差信号をクロスフェード信号に加算する加算部１３３とを備える。 - 特許庁

At the time of the division, the division is started by inputting a divided through a register 21, and a divider through a register 31 to a carry preservation type adder, and a next quotient is repeatedly predicted by a quotient selecting circuit from obtained sum components and carry components, and the positive components and negative components of the quotient in a redundant format being a divided result are preserved in registers 36 and 37.例文帳に追加

除算では、被除数をレジスタ２１経由で、除数をレジスタ３１経由で桁上げ保存型加算器に入力して除算を開始し、得られたサム成分とキャリー成分から商選択回路が次の商を予測することを繰り返し、除算結果である冗長形式の商の正成分と負成分がレジスタ３６、３７に保存される。 - 特許庁

The conversion Hofmann table 1 is read by an address generating means 2 composed of a counter 3 as a +1 adder and a selector 4, input data are extracted, bit by bit, by a bit extraction and decision part 5 according to read flags, and the readout address of the conversion Hofmann table 1 is controlled according to the values of the bits to make a binary tree search.例文帳に追加

＋１加算器であるカウンタ３とセレクタ４からなるアドレス生成手段２により、前記変換ハフマンテーブル１を読み出し、読み出されたフラグに応じてビット抜出し及び判定部５により入力データを１ビットずつ抜出し、そのビットの値に応じて、変換ハフマンテーブル１の読み出しアドレスを制御して二分木探索を行う。 - 特許庁

The electromagnetic transponder reader has a sensor on an oscillation circuit of a parameter which is a function of a load of the transponder, a phase demodulator and an amplitude demodulator which are parallel functionally at least for receiving a signal from the sensor, an adder for the results of the demodulators, and a delay element serially connected with one demodulator for compensating a propagation time difference between the both.例文帳に追加

トランスポンダの負荷の関数である変数の発振回路の上でのセンサと、少なくとも機能的に並列で前記センサからの信号を受ける位相復調器及び振幅復調器と、各復調器の結果の加算器と、一方の復調器と直列に接続されて両者の伝搬時間差を補償する遅延素子とを有する。 - 特許庁

When an m-bit multiplicand X and an n-bit (m≥n) multiplier Y which are shown by two's complements are multiplied, the multiplier Y is outputted one bit by one bit in order from the least significant bit y0 of the multiplier Y to an AND gate 12 according to clock signal CLK to control input of the multiplicand X to an input terminal A of a full adder 13.例文帳に追加

それぞれ２の補数で表示されたｍビットの被乗数Ｘとｎビット（但し、ｍ≧ｎ）の乗数Ｙを乗算するときに、クロック信号ＣＬＫに従って乗数Ｙの最下位ビットｙ０から順に１ビットずつＡＮＤゲート１２に出力し、被乗数Ｘの全加算器１３の入力端子Ａへの入力を制御する。 - 特許庁

A secondary processing section 50 composed of a coordinate transformation circuit 51, look-up table 52, and adder circuits 54Y, 54U, 54V updates the content of the look-up table 52 which holds data corresponding to a color difference signal of a video signal according to the control by an image processing unit controller 31, and corrects input data based on the look-up table 52 to output.例文帳に追加

座標変換回路５１、ルックアップテーブル５２及び加算回路５４Ｙ，５４Ｕ，５４Ｖからなるセカンダリー処理部５０において、画像処理ユニットコントローラ３１による制御にしたがって、映像信号の色差信号に対応するデータを保持するルックアップテーブル５２の内容を更新し、ルックアップテーブル５２により入力データを補正して出力する。 - 特許庁

A step function F_i is defined which properly selects as a function value a step function P_i possibly representing the head non-zero position when an addition result is plus or a step function N_i possibly representing the bits of the head non-zero position when the bits of the adder output are inverted according to the value of a carry of the bits when the addition result is minus.例文帳に追加

加算結果が正のとき、先頭の非ゼロ位置を表すことのあるステップ関数Ｐ_ｉと、加算結果が負のとき、その加算器出力をビット反転したときの先頭の非ゼロ位置を表すことのあるステップ関数Ｎ_ｉとを、そのビットのキャリーの値によって適宜選択して関数値とするステップ関数Ｆ_ｉを定義する。 - 特許庁

The switch element includes an adder that sums two or more input data when the input data has the same address in the shared memory and a controller 140 that is adapted to select an output switch port by operating the switch element and processing an address at an addressable location to select the output switch port.例文帳に追加

スイッチ素子は、さらに、入力データがメモリ手段内において同一のアドレスを有しているとき、２つまたはそれ以上の入力データの和をとる加算手段と、スイッチ素子の作動を行い、アドレス指定可能な位置のアドレスを処理することによって出力スイッチポートを選択するのに適合したプロセッサー手段１４０とを有する。 - 特許庁

The receiver includes: a received signal input section 30; a synchronization detection unit 31 configured to include a synchronization detector 31a; and a turbo equalization unit 34 configured to include an interference replica generator 34a; an LLR-modulation signal expected value converter 34b; a MAP detector 34c; and an interference elimination adder 34d.例文帳に追加

この受信機は、受信信号入力部３０と、同期検波器３１ａを含んで構成される同期検波ユニット３１と、干渉レプリカ生成器３４ａ、ＬＬＲ−変調信号期待値変換器３４ｂ、ＭＡＰ検出器３４ｃ、および干渉除去用加算器３４ｄを含んで構成されるターボ等化ユニット３４とを有している。 - 特許庁

Upon cutoff of a load or receipt of an FCB command, a second signal changeover device 20 holds a feedwater valve opening signal D' updated right before input of the FCB command and a third signal changeover device 21 similarly holds a boiler pressure F and changes it over to respective holding values and outputs the respective values to an adder 23 and a function generator 14.例文帳に追加

負荷遮断またはＦＣＢの指令を受けた時は、第２の信号切替器２０はＦＣＢ指令の入力直前に更新した給水弁開度信号Ｄ’を、第３の信号切替器２１は同様にボイラ圧力Ｆをそれぞれ保持し、その保持した値に切り替えて加算器２３と関数発生器１４にそれぞれ出力する。 - 特許庁

By taking notice of it that the distribution of jitter components of an output clock of a ring oscillator 10 wherein inverters 11 to 19 are connected in a ring to produce the clock and that of a ring oscillator 20 wherein inverters 21 to 29 are connected in a ring to produce the clock are respectively equal to the normal distribution, an adder 30 sums the respective output clocks to produce a resulting output clock.例文帳に追加

インバータ１１〜１９をリング状に接続してクロックを発生するリングオシレータ１０およびインバータ２１〜２９をリング状に接続してクロックを発生するリングオシレータ２０のそれぞれの出力クロックのジッタ成分の分布が正規分布に等しいことに着目し、それぞれの出力クロックを加算器３０で加算して出力クロックを生成する。 - 特許庁

An addition sound generating part 30 generates an addition sound signal which has a frequency band close to the frequency band of the information-superimposed sound signal and an amplitude level lower by a predetermined level than the amplitude level of the information-superimposed sound signal on the basis of the frequency band and amplitude level of the information-superimposed sound signal, and outputs the addition sound signal to the adder 40.例文帳に追加

付加音信号生成部３０は、情報重畳音信号の周波数帯域および振幅レベルに基づいて、該情報重畳音信号の周波数帯域に近接する周波数帯域を有し、情報重畳音信号の振幅レベルよりも所定レベル低い振幅レベルの付加音信号を生成し、加算器４０へ出力する。 - 特許庁

An adder 8 adds a phase delay θ of a phase delaying device 6 to the extracted imaginary part, and a weighting device 14 performs weighting, and a phase-delayed imaginary part is multiplied successively by amplitude information outputted from the cross spectrum computing unit 2 by a multiplication processor 4, and an operated output is outputted from an output device 5.例文帳に追加

加算器８は抽出された虚数部に位相遅延器６の位相遅延θを加算して重み付け器１４により重み付けを行い、位相遅延された虚数部は乗算処理器４にてクロススペクトル演算器２から出力された振幅情報に次々に乗算処理され、演算された出力が出力器５から出力される。 - 特許庁

To provide a method and a system used for accessing a designated cache line by using previously decoded base address offset bits stored with a register file, which eliminate the need to execute entire address decoding in a cache access path and replace an address generation adder multiple logic with a single-level rotation device/multiplexer logic.例文帳に追加

レジスタファイルによって格納された、以前に復号されたベースアドレスオフセットビットを用いて、指定されたキャッシュラインにアクセスし、キャッシュアクセス経路において全アドレス復号を実行する必要性を無くし、アドレス発生加算器の多レベル論理を単一レベルの回転装置／マルチプレクサ論理によって置換するための方法およびシステムを提供する。 - 特許庁

The outputs s(n) of the filter 10 are filtering processed by a fundamental structure component processing filter 30 or given to one of the inputs of an adder 50 in a through- state, added to an output v(n) of the filter 20 and output audio signals Y(n) from which small amplitude random noise is eliminated, are outputted.例文帳に追加

基本構造成分抽出フィルタ１０の出力ｓ（ｎ）は、基本構造成分処理フィルタ３０でフィルタリングされるか、又はスルー状態で加算器５０の一方の入力に与えられ、ここで残差成分処理フィルタ２０の出力ｖ（ｎ）と加算されて、小振幅ランダム雑音の除去された出力音声信号Ｙ（ｎ）が出力される。 - 特許庁

Furthermore, a position sensor 116 senses the shift position of the shift lens 115, a position sensor amplifier 117 amplifies a signal denoting the sensing result by the sensor 116 and feeds the amplified signal back to the adder 113, and a gain control circuit 120 changes the gain of the position sensor amplifier 117, on the basis of a result of monitoring on/off of a power switch 118.例文帳に追加

また、シフトレンズ１１５のシフト位置を位置センサー１１６により検出し、その検出結果の信号を位置センサーアンプ１１７により増幅して加算器１１３にフィードバック入力するとともに、電源スイッチ１１８のオン，オフを監視し、その監視結果を基にゲイン制御回路１２０により位置センサーアンプ１１７の利得を変更する。 - 特許庁

The reproducer comprises an HD/SD down converter 207c for down-converting the main image information read from the memory medium 1 to image information in the SDTV system and an adder 207d for superposing the second sub-image information read from the memory medium 1 on the down-converted image information by the HD/SD down converter 207c.例文帳に追加

再生装置は、情報記憶媒体１から読み取った主映像情報をＳＤＴＶ方式の映像情報にダウンコンバートするＨＤ／ＳＤダウンコンバータ２０７ｃと、このＨＤ／ＳＤダウンコンバータ２０７ｃでダウンコンバートされた映像情報に、情報記憶媒体１から読み取った第２の副映像情報を重畳する加算器２０７ｄとを備える。 - 特許庁

At least one channel of prestages of power amplifiers 3, 6, 10 is constituted of at least one n-th order phase shifters 5, 8, at least one channel of the remaining channels is constituted of the n-th order phase shifter 8 and an adder 13, and a circuit for adding a music signal source 1 to the phase shifter 8 and outputting the added result is provided.例文帳に追加

電力増幅器３，６，１０の前段の少なくとも１チャンネルは、少なくとも１つのｎ次の位相シフタ５，８から構成され、残りのチャンネルの内、少なくとも１チャンネルはｎ次の位相シフタ８と加算器１３から構成され、音楽信号源１と位相シフタ８を加算して出力する回路を設けた構成としている。 - 特許庁

The roll servo control signal and the corrective pitch servo control signal are sent to an adder to be added to output signals of a pitch control signal and a corrective pitch control signal, and these are synchronized at a synchronizing circuit DR, thereby a roll servo control output SR, a pitch servo output SP, and a corrective pitch servo output SC are outputted to respective servo devices at the same timing.例文帳に追加

そして、ロールサーボ制御信号、コレクティブピッチサーボ制御信号は加算器に送られ、ピッチ制御信号、コレクティブピッチ制御信号の出力信号と加算された後、同期回路ＤＲにて同期が取られ、ロールサーボ制御出力ＳＲ、ピッチサーボ出力ＳＰ、コレクティブピッチサーボ出力ＳＣは同タイミングでそれぞれのサーボ装置に出力される。 - 特許庁

A picture type discrimination section 12 discriminates whether an input frame is a reference frame or a non-reference frame, inputs DCT coefficient information COEF2 from a dequantization section 1 to a DCT coefficient adder section 3 or a requantization section 4 depending on the result of discrimination, wherein bit rate conversion is performed by adaptively using re-quantization with compensating a quantization error or simple requantization.例文帳に追加

入力フレームが参照フレームか非参照フレームかをピクチャタイプ判別部１２で判別し、この判別結果に応じて逆量子化部１からのＤＣＴ係数情報COEF2をＤＣＴ係数加算部３あるいは再量子化部４へ入力し、量子化誤差補償付き再量子化あるいは簡易再量子化を適応的に用いたビットレート変換を行う。 - 特許庁

A transmitter 1 comprises a coding rate manager 102 for controlling a coding rate in a coding rate changer 103 for changing the coding rate, an error resistance manager 106 for controlling an error resistance in an error resistance adder 105, and a communication path condition measurer 107 for measuring a communication condition of a communication medium.例文帳に追加

送信装置１は、符号化速度を変更する符号化速度変更部１０３における符号化速度を制御する符号化速度管理部１０２、および、誤り耐性付加部１０５における誤り耐性を制御する誤り耐性管理部１０６と、通信媒体の通信状況を測定する通信路状況測定部１０７とを備えている。 - 特許庁

The synchronizing process part 120 comprises detecting parts 121a and 121b for detecting preamble completion time in each base band signal, delay devices 123a and 123b for matching phases of the base band signals according to each completion time, and an adder 125 for adding the base band signals together, of which phases match after passing the delay devices 123a and 123b.例文帳に追加

合成処理部１２０は、各ベースバンド信号中のプリアンブル終了時刻を検出する検出部１２１ａ，１２１ｂと、各終了時刻に応じて各ベースバンド信号相互の位相を合わせるための遅延器１２３ａ，１２３ｂと、各遅延器１２３ａ，１２３ｂを通過して位相が合った各ベースバンド信号相互を加算する加算器１２５とを有する。 - 特許庁

The encoder 10 comprises a shift register 11 that performs a shift operation with a predetermined default values set, and an adder 12 that performs an EXCLUSIVE-OR operation of an output from a predetermined section of the shift register 11 to feed-back to a input section of the shift register 11 for generating a cyclic apparent random number codes with an shift operation of the shift register 11.例文帳に追加

符号生成器１０は、所定の初期値がセットされてシフト動作を行うシフトレジスタ１１及びこのシフトレジスタ１１の所定段の出力を排他的論理和してシフトレジスタ１１の入力段にフィードバックする加算器１２を備え、シフトレジスタ１１のシフト動作に伴って周期性のある擬似乱数符号を生成する。 - 特許庁

A frequency converter 1708 including a down-converter for undersampling an input signal and converting the undersampled input signal into a lowpass frequency and a delay module and a delay module including at least a portion of the delay module delay the output signal, a scaling module scales the delayed output signal, an adder 1720 subsequently performs addition, and the output signal is obtained as an IF signal or a baseband signal.例文帳に追加

入力信号をアンダーサンプリングして低域周波数に変換するダウンコンバータ部と遅延モジュールを含む周波数変換部１７０８と、前記遅延モジュールの少なくとも一部を含む遅延モジュールで出力信号を遅延させ、スケーリングモジュールでスケーリングした後、加算器１７２０で加算してＩＦ信号またはベースバンド信号として取り出す。 - 特許庁

A distortion signal generating section 14 outputs a distortion signal with a reverse characteristic of intermodulation distortion the occurrence of which in the superconducting filter 12 is expected, and an adder section 13 composes an input signal and the distortion signal and outputs the composition to the superconducting filter 12 to thereby compensate the intermodulation distortion generated in the superconducting filter 12.例文帳に追加

歪信号生成部１４で、超電導フィルタ１２で発生すると予想される相互変調歪みの逆特性である歪信号を出力し、加算部１３で、入力信号と当該歪信号を合成して超電導フィルタ１２に出力することで、超電導フィルタ１２において発生する相互変調歪みを補償する歪補償回路である。 - 特許庁

An audio signal processing apparatus of the invention comprises: a first multiplier 112 for multiplying a digital audio signal by a first constant; an adder 114 for adding a second constant to the multiplied digital audio signal; and a second multiplier 116 for multiplying the digital audio signal which is an original signal, by the digital audio signal to which the second constant is added.例文帳に追加

本発明によるオーディオ信号処理装置は，デジタルオーディオ信号を第１定数倍する第１乗算器１１２と，定数倍されたデジタルオーディオ信号に第２定数を加える加算器１１４と，原信号であるデジタルオーディオ信号と，第２定数を加えたデジタルオーディオ信号とを乗算する第２乗算器１１６とを備えることを特徴としている。 - 特許庁

A gain value calculation part 33 is supplied with the position target value rx and speed target value rv, and information rr showing whether an inverting operation of movement of the key 1 is performed; when the inverting operation is performed, the loop gain of the feedback loop is made small and a 2nd adder 37 adds a designated value to the control signal uxv.例文帳に追加

ゲイン値算出部３３には、位置目標値ｒｘ及び速度目標値ｒｖと、鍵１の動きの反転動作が有ったか否かの情報ｒｒが供給され、反転動作有りの場合、前記フィードバックループにおけるループゲインを小さくすると共に、第２の加算器３７において制御信号ｕｘｖに所定値を加算する。 - 特許庁

When the read selector switch 102 selects the first register 101a and the write selector switch 103 selects the second register 101b, an addition result by an adder 105 can be stored on the second register 101b while the pointer value of the first register 101a is preserved without transferring the pointer value between the resisters 101a and 101b.例文帳に追加

読み出し用選択スイッチ１０２が第１レジスタ１０１ａを選択し、書き込み用選択スイッチ１０３が第２レジスタ１０１ｂを選択すると、レジスタ１０１ａ・１０１ｂ間でのポインタ値の転送をすることなく、第１レジスタ１０１ａのポインタ値を保存したまま、加算器１０５による加算結果を第２レジスタ１０１ｂに格納することができる。 - 特許庁

More specifically, the compensator 21 includes a sampling circuit 31 and an A/D converter 32 for sampling the controlled waveform data of the inclined magnetic field at regular intervals and digitizing them, a compensating circuit 33 for computing eddy compensation data based on the digital data and according to a time constant and gains, and an adder 34 which adds the eddy compensation data to the controlled waveform data.例文帳に追加

補償器２１は具体的には、傾斜磁場の制御波形データを一定間隔でサンプリングしてデジタル化するサンプリング回路３１及びＡ／Ｄ変換器３２と、このデジタルデータに基いて時定数とゲインとにより渦補償データを演算する補償回路３３と、この渦補償データを制御波形データに加算する加算器３４とを備える。 - 特許庁

An offset circuit 14 outputs a voltage for offset regulation in response to the range determining signal, an adder 15 subtracts the voltage for the offset regulation based on the output voltage of the amplifying circuit 12, an output circuit 16a outputs an offset-regulated voltage, and a consumed current switching circuit 17 changes a consumed current of a pressure sensor in response to the range.例文帳に追加

オフセット回路１４はレンジ判定信号に応じたオフセット調整用の電圧を出力し、加算器１５は増幅回路１２の出力電圧からオフセット調整用の電圧を減算し、出力回路１６ａはオフセット調整された電圧を出力し、消費電流切替回路１７はレンジに応じて圧力センサの消費電流を変化させる。 - 特許庁

By adding these second and third push-pull signals by an adder 45, a crosstalk component contained in the first push-pull signal is generated so that the wobble information of a recording track is generated and outputted by using a signal in which the crosstalk component is cancelled from the first push-pull signal containing the wobble signal component of the recording track.例文帳に追加

そして、この第２及び第３のプッシュプル信号を加算器４５で加算することで第１のプッシュプル信号に含まれているクロストーク成分を生成し、記録トラックのウォブル信号成分を含んでいる第１のプッシュプル信号からクロストーク成分をキャンセルした信号を用いて記録トラックのウォブル情報を生成し出力するようにした。 - 特許庁

In decimation, the double oversampled data are distributed into two by a demultiplexer 1, respective outoputs are inputted through the switching circuits 2 and 3 to the even-numbered tap filter circuit 4 and the odd-numbered tap filter circuit 5 respectively, the prescribed convolution arithmetic is performed, and the result is added by an adder 6 and outputted as normally sampled data.例文帳に追加

デシメーション時には、２倍オーバーサンプリングデータがデマルチプレクサ１において２つに振り分けられ、それぞれの出力は切り替え回路２、３を介して偶タップフィルタ回路４および奇タップフィルタ回路５にそれぞれ入力されて、所定の畳み込み演算がなされ、その結果が加算器６によって加算されて、１倍サンプリングデータとして出力される。 - 特許庁

The floating-point adder which performs addition and subtraction of two pieces of given floating-point data codes the large/small relation between data corresponding to clip coordinates and the other given data according to the results of exponent comparison and mantissa comparison between the two pieces of data which are made before the digit matching process of the mantissa parts and the signs of the two pieces of data.例文帳に追加

与えられる２つの浮動小数点データの加算および減算を行なう浮動小数点加算器において、仮数部の桁合わせ処理の前処理で行なわれる２データの指数比較および仮数比較の結果と２データの符号とに基づいて、クリップ座標に対応するデータと与えられた他方のデータとの大小関係をそれぞれコード化する。 - 特許庁

A transmitter 1 includes: a modulated data signal generating section 11 for generating a modulated data signal modulated by a baseband data signal; a low frequency link signal generating section 12 for generating a low frequency link signal; an adder 13 for generating an addition signal including the two signals; and an electrode 14 for applying an electric field corresponding to an addition signal.例文帳に追加

送信機１は、ベースバンドデータ信号によって変調された変調データ信号を生成する変調データ信号生成部１１、低周波リンク信号を生成する低周波リンク信号生成部１２、該２信号を含む加算信号を生成する加算器１３、加算信号に応じた電界を印加するための電極１４を備える。 - 特許庁