「adder」に関連した英語例文の一覧と使い方(44ページ目) - Weblio英語例文検索

When frequencies of the signal enter into the passband of a filter 16, the signals are outputted to an adder 22 as they are and when the frequencies of the signal enter into the epasband of a filter 18, the signals are down-shifted in a frequency-down shifter 20 to be inputted to an addrer 22 and generates the first bit signal MSB1 of a digital signal is generated.例文帳に追加

スプリッタ１６のパスバンドに入る場合、そのまま加算器２２に出力し、フィルタ１８のパスバンドに入る場合、周波数ダウンシフタ２０において周波数とダウンシフトして加算器２２に入力し、またデジタル信号の第１のビット信号ＭＳＢ_1を発生する。 - 特許庁

If a lost-frame code B_n of the current frame indicates that "the n-th frame is a lost frame" and if a lost-frame code B_n+1 of the next frame indicates that "the n+1-th frame is a normal frame", a changeover switch (309) selects a vector output from the adder (308).例文帳に追加

切替スイッチ（３０９）は、現フレームのフレーム消失符号Ｂ_nが「第ｎフレームは消失フレームである」ことを示し、かつ、次フレームのフレーム消失符号Ｂ_n+1が「第ｎ＋１フレームは正常フレームである」ことを示す場合には、加算器（３０８）から出力されたベクトルを選択する。 - 特許庁

A 2-bit shift circuit 207 shifts the absolute value of the smaller error signal by two bits, a 3-bit shift circuit 208 shifts the absolute value of the smaller error signal by three bits, and an adder 209 adds an output of the circuit 207 and an output of the circuit 208.例文帳に追加

２ビットシフト回路２０７にて小さい方の誤差信号の絶対値を２ビットシフトし、３ビットシフト回路２０８にて小さい方の誤差信号の絶対値を３ビットシフトし、加算器２０９にて２ビットシフト回路２０７の出力と３ビットシフト回路２０８の出力とを加算する。 - 特許庁

The modulation signal adjustment unit 106 holds the control information 318 and controls the value of the first modulation input signal or the second modulation input signal given to the discrimination circuit 102 and to the adder 116 based on the control information 318 held at the operation of modulation.例文帳に追加

変調信号調整部１０６は、制御情報３１８を保持し、変調動作時に保持した制御情報３１８に基づいて分周器１０２及び加算器１１６に与えられる第１の変調入力信号又は第２の変調入力信号の値を制御する。 - 特許庁

By the operational amplifier 63 and an adder 65, on the basis of the voltage V1 and an output voltage b from a differential amplifier 64, the power Pp of simulating light supplied from an stimulating light source 71 to an optical fiber 11 for optical amplification is obtained according to a prescribed relational expression.例文帳に追加

演算増幅器６３および加算器６５により、電圧値Ｖ_1および差動増幅器６４からの出力電圧値ｂに基づいて、励起光源７１より光増幅用光ファイバ１１へ供給される励起光のパワーＰ_pが所定の関係式に従って求められる。 - 特許庁

Furthermore, an adder 12 sums signals from the adders 3, 4 respectively through K-multiple weighting circuits 10, 11 and gives its output to the memory 6 via the selector 5, whose switching is controlled by a motion detection signal supplied to a terminal 13.例文帳に追加

さらに加算器３、４からの信号がそれぞれＫ倍の重み付け回路１０、１１を通じて加算器１２で加算され、セレクター５を通じてメモリー６に記憶されると共に、このセレクター５の切り替えが端子１３に供給される動き検出信号により制御される。 - 特許庁

The transmission output signal is monitored by a detector 8, its monitor signal waveform is compared with a reference signal waveform by a comparator 12 to obtain an error, and the error is stored in a correction signal generator 14 and then added to a modulation signal from a modulation signal generator 15 by an adder 16.例文帳に追加

送信出力信号は検波器８でモニタされ、このモニタ信号波形と基準信号波形とが比較器１２で比較されて誤差が得られ、誤差・補正信号発生器１４で記憶された後、加算器１６で変調信号発生器１５からの変調信号と加算される。 - 特許庁

The interpolation processing section 2 comprises: a plurality of multipliers 42 for multiplying the sample value of the waveform at each sampling time, by a predetermined function; an adder 43 for adding each output of the multipliers 42; and a one-bit ΔΣ modulator 41 which is provided in a preceding stage of each multiplier 42.例文帳に追加

補間処理部２は、各サンプリング時刻での波形のサンプル値と所定の関数との積を演算する複数の乗算器４２と、各乗算器４２の出力を加算する加算器４３と、各乗算器４２の前段にそれぞれ設けられた１ビットΔΣ変調器４１とを備えている。 - 特許庁

A switch 133 is set in a P terminal to thereby circulate information to be stored in registers 134-1 to 134-15 among three loops, and a value corresponding to the non-zero element of a target row of an information part of a parity check matrix is inputted to an adder 135-1.例文帳に追加

スイッチ１３３がＰ端子に設定されることにより、レジスタ１３４−１乃至１３４−１５に格納される情報が３つのループで巡回し、加算器１３５−１には、パリティ検査行列の情報部の対象行の非零元に応じた値が入力される。 - 特許庁

The digital modulated wave and disturbing wave received by the directional antenna 24a are supplied to an adder 11 through a switch 26a and added to a phase-inverted disturbing wave from an attenuator 13 to cancel the disturbing wave components and the wave is inputted to a demodulation part 14.例文帳に追加

指向性アンテナ２４ａで受信されたディジタル変調波及び妨害波は、切替器２６ａを通して加算器１１に供給され、減衰器１３からの位相反転妨害波と加算されて妨害波成分が相殺除去されて復調部１４に入力される。 - 特許庁

A CCD imaging element 13 images the images of frames whose numbers (a plurality of numbers) are set by an accumulated number setting circuit 24 under the condition that uniform light with a prescribed value of lightness or over is made incident, and stores the images to a frame memory 21 and an adder 22 accumulates the images.例文帳に追加

明るさが所定値以上の一様な光が入射された条件下で累積加算数設定回路２４により設定された枚数（複数）のフレームの画像をＣＣＤ撮像素子１３により撮像し、フレームメモリ２１に記憶して加算器２２により累積加算する。 - 特許庁

An adder 304 respectively takes in the attenuation coefficient ATT from the code applying part 303 as first and second inputs (a) and (b), shifts the values of both the inputs (a) and (b) corresponding to the value of the complement of '2' from the complement generating part 302 and adds and sends these respective shifted values.例文帳に追加

加算器３０４は、符号付与部３０３からの減衰係数ＡＴＴを、第１および第２の入力ａ、ｂとしてそれぞれ取り入れ、その両入力ａ，ｂの値を、補数生成部３０２からの２の補数の値に応じてシフトさせ、そのシフトさせた各値を加算して出力する。 - 特許庁

A tap weight update unit 7 multiplies the error between the reception signal that an adder 3 outputs and a reference signal by output signals of respective taps of the shift register and a coefficient to update tap weights at tap positions of the equalization filter unit 1 corresponding to respective taps of the shift register 6.例文帳に追加

タップ重み更新部７は、加算器３が出力する受信信号と参照信号との誤差に、シフトレジスタ６の各タップの出力信号と定数とを乗算し、等化フィルタ部１における、シフトレジスタ６の各タップに対応したタップ位置のタップ重みを更新する。 - 特許庁

Output signals of the sensors 21a, 21b and 21c for an outer rece 42 of the bearing 4 are added in a time series by an adder 23, then input to a transfer function calculator 3a, and the signal of the sensor 21a is input to the calculator 3a.例文帳に追加

外輪４２に対する各振動検出センサ２１ｂ，２１ｃの出力信号は加算器２３で時系列に加算された後に伝達関数演算装置３ａに入力され、振動検出センサ２１ａの出力信号は伝達関数演算装置３ａに入力される。 - 特許庁

First and second calibration signals 308, 309 are fed to a discrimination circuit unit 102 of a PLL unit 100A and to an adder 116 and demodulated at a demodulator 111 and then fed to a modulation signal control circuit 115 after being passed through a low pass filter 113 and a high pass filter 114.例文帳に追加

第１及び第２のキャリブレーション信号３０８、３０９は、ＰＬＬ部１００Ａの分周部１０２及び加算器１１６に与えられ、復調器１１１で復調され、低域通過フィルタ１１３及び高域通過フィルタ１１４を通過した後に変調信号制御回路１１５に与えられる。 - 特許庁

The asynchronous adder 10 is provided with a combination circuit carrying out full adding using an addition value X subjected to two-wire encoding, a value to be added Y, and a carry input C_in as input values, and outputting a sum output Z subjected to two-wire encoding, and a carry output C_out as output values.例文帳に追加

本発明の非同期加算器（１０）は、２線式エンコードされた加算値Ｘ、被加算値Ｙ、及びキャリー入力Ｃ_inを入力値として全加算を行い、２線式エンコードされた和出力Ｚ、及びキャリー出力Ｃ_outを出力値として出力する組み合わせ回路を備える。 - 特許庁

An adder/subtractor 4 reads the received frequency according to an output of a spread code generator 1 from the frequency table 2 and the discrete frequency information with respect to the received frequency from the discrete frequency table 3, adds/subtracts the discrete frequency information to/from the received frequency to obtain according to frequency.例文帳に追加

拡散符号発生器１の出力に従い受信周波数を周波数テーブル２から読出し、この受信周波数に対する離隔周波数情報を離隔周波数テーブル３から読出し、加減算器４にて受信周波数に加減算して送信周波数を得る。 - 特許庁

In this case, the output of an adder 23 gradually increases and when a carry signal '1' is outputted, the signal of a carry-out terminal CO which is one clock pulse precedent appears at the output of a flip-flop 25 and is therefore '0', so that an ENOR 26 outputs '0'.例文帳に追加

この場合、加算器２３の出力が順次増大し、そして、キャリイ信号”１”が出力された時点において、フリップフロップ２５の出力は１クロックパルス前の時点のキャリイアウト端子ＣＯの信号であることから”０”であり、この結果、ＥＮＯＲ２６の出力が”０”となる。 - 特許庁

In this radio communication system, a delay section 3 delays a spread signal with a delay amount τ, in response to a period of decrease in a reception electric field in a mobile communication unit caused due to fading, and an adder 9 sums the spread signals which are not delayed and the delay signal and the sum is transmitted.例文帳に追加

フェージングに起因して生ずる移動通信機における受信電界の落ち込みの周期に応じた遅延量τで、遅延部３で拡散信号を遅延せしめ、遅延しない拡散信号と当該遅延信号とを、加算器９で加算して送信する構成とする。 - 特許庁

Integration circuits 101 to 105, storage circuits 111 to 115, first selection circuits 131 to 135, adder circuits 121 to 125, and second selection circuits 141 to 145 placed on 16-stages of data paths configure arithmetic circuits for carrying out correlation processing on the respective data paths.例文帳に追加

１６段のデータパスに配置される積算回路１０１〜１０５、記憶回路１１１〜１１５、第１選択回路１３１〜１３５、加算回路１２１〜１２５及び第２選択回路１４１〜１４５は、それぞれのデータパス上において相関処理を行う演算回路を構成している。 - 特許庁

Each slave unit calculates the periodic difference and phase difference of the timing signal generated by its own periodic signal generator 21 and the timing signal from the master unit 1 by a periodic difference measuring unit 22 and a phase comparator 23, and transmits those differences through digital filters 24 and 25, and adds those differences by an adder 26 for calculating a periodic adjustment parameter.例文帳に追加

各スレーブユニットは自己の周期信号発生器２１で生成するタイミング信号とマスタユニット１からのタイミング信号の周期差、位相差を周期差測定器２２、位相比較器２３で求め、それぞれディジタルフィルタ２４、２５を通し、加算器２６で加算し周期調整量を求める。 - 特許庁

The output of the temporal LPF 13 and the output of the 2D LPF 12 are synthesized by the adder part 14 and displayed finally after only a portion radically changing a fine image component over time in the image component contained in the input video signal is suppressed.例文帳に追加

テンポラルＬＰＦ１３と、２次元低域通過フィルタ１２の出力は、加算部１４で合成され、結局入力映像信号に含まれる画像成分のうち、細かな画像成分が時間方向に激しく変化する部分のみ抑制されて以下表示されることになる。 - 特許庁

This differential coding circuit 100 comprising a 1-bit 2-stage serial parallel conversion circuit 110, a two-digit binary adder 130, N-stage delay registers 141, 142, and exclusive OR circuits 120, 150 can conduct differential coding with time delays of the N-stage delay registers 141, 142 only.例文帳に追加

１ビット２段の直並列変換回路１１０、二桁２進加算器１３０、Ｎ段遅延レジスタ１４１及び１４２、排他的論理和回路１２０及び１５０から構成される差動符号化回路１００は、Ｎ段遅延レジスタ１４１及び１４２の時間遅延のみで差動符号化ができる。 - 特許庁

A multiplier 15 finds the product of the temporary correction quantity g1 and the gamma correction gain gg and outputs the result as a gamma correction quantity g2, which is the final correction quantity, and an adder 16 finds the sum of the luminance signal Yi and the gamma correction quantity g2 and outputs the result as a gradation-corrected luminance signal Yo.例文帳に追加

乗算器１５は、仮の補正量ｇ１とガンマ補正ゲインｇｇとの積を求め、最終的な補正量であるガンマ補正量ｇ２として出力し、加算器１６は、輝度信号Ｙｉとガンマ補正量ｇ２との和を求め、階調補正された輝度信号Ｙｏとして出力する。 - 特許庁

An output VSA=VSD/VSN of this divider 4 and the input image signal VIN are multiplied by a multiplier 5, this output (VSD/VSN).VIN and an offset control value VB outputted from a brightness level register 6 through a D/A converter 7 are added by an adder 8, and shade correction data are provided.例文帳に追加

この除算器４の出力Ｖ_SA＝Ｖ_SD／Ｖ_SHと入力画像信号Ｖ_INを乗算器５で乗算し、この出力（Ｖ_SD／Ｖ_SH）・Ｖ_INと、ブライトレベルレジスタ６からＤ／Ａ変換器７を経て、出力されるオフセット調整値Ｖ_B を加算器８で加算し、シェーディング補正データを得る。 - 特許庁

A first storage means 3a stores a secondary response coefficient of a desired speaker which is measured in advance, the first Volterra filter 3 generates a secondary component of the desired speaker on the basis of this coefficient, and the adder 4 outputs a sound signal to which the secondary component of the desired speaker is added.例文帳に追加

第１の記憶手段３ａには予め測定した所望のスピーカの二次応答係数が保持されており、第１のボルテラフィルタ３はこの係数に基づき所望のスピーカの二次成分を生成し、加算器４は所望のスピーカの二次成分を付加した音声信号を出力する。 - 特許庁

A carrier LO0 being an antiphase to a carrier LO1 is inputted to the carrier compensation circuit 2 to output a carrier compensation signal LCO from the compensation circuit 2, negating a carrier signal MODO that leaks from the ASK modulating part 2 to which the carrier LO1 is inputted at the time of OFF of modulation in the adder circuit 3.例文帳に追加

搬送波LO1と逆位相の搬送波LO0を搬送波補償回路２に入力して補償回路２から搬送波補償信号LCOを出力し、搬送波LO1を入力したＡＳＫ変調部１から変調のオフ時に漏洩してくる搬送波信号MODOを加算回路３において打ち消す。 - 特許庁

Because the position controller 1 functions as a primary delay-system controller by providing the adder 6, the generation of the overshoot can be properly prevented even if setting each transfer function of the position controller 1 from the viewpoint of the suppression of the vibrational behavior of the driven body 2.例文帳に追加

加算器６を設けることによって、位置制御装置１が１次遅れ系の制御装置として振舞うので、被駆動体２の振動的な振舞いを抑制する観点から位置制御装置１の各伝達関数を設定したとしても、オーバーシュートの発生を的確に防止できる。 - 特許庁

A digital picture element signal of a specific address from an analog-digital converter 9 is fed to an IIR image filter computing unit 31, firstly multiplied by a filter coefficient (α) of the specific address from a first filter coefficient frame memory 32, and fed to and stored in an frame memory 11 via a adder 16.例文帳に追加

ＡＤ変換器９からの特定アドレスのディジタル画素信号は、ＩＩＲ画像フィルタ演算器３１に供給され、まず、第１のフィルタ係数フレームメモリー３２からの該特定アドレスのフィルタ係数（α）と乗算され、加算器１６を介してフレームメモリー１１に供給されて記憶される。 - 特許庁

A synthesis output part 18 selects an output of a signal from the differential computing unit 13 (amplifier 15) for every frequency component (or frequency bandwidth) in response to a signal from the noise determinator 17, or an output of a signal from the adder 14 (amplifier 16), to output it to a speaker or the like.例文帳に追加

合成出力部１８は、雑音判定部１７からの信号に応じて、周波数成分（或いは周波数帯域）ごとに差分演算器１３（増幅器１５）からの信号を出力するか、加算器１４（増幅器１６）からの信号を出力するかを選択して、スピーカなどに出力する。 - 特許庁

A delay element D delays quantized data by one sample (clock), and a multiplier ×C0 multiplies quantized data by a coefficient C0, and a multiplier ×C1 multiplies quantized data by a coefficient C1, and a multiplier ×C2 multiplies quantized data by a coefficient C2, and an adder Σ adds outputs of all multipliers.例文帳に追加

Ｄは1サンプル(クロック)分の遅延素子であり、×Ｃ０は係数Ｃ０を乗じる乗算器であり、同様に×Ｃ１は係数Ｃ１を乗じる乗算器であり、×Ｃ２は係数Ｃ２を乗じる乗算器であり、Σは全ての乗算器の出力の加算を行う加算器である。 - 特許庁

The signal from the terminal 21 is fed to a positive terminal of an adder 44 via a delay device 41 and is given to one terminal of a cross fade changeover means 47 via a delay device 42 and is also fed to one terminal of a control signal generating means 45.例文帳に追加

この端子２１からの信号は遅延器４１を介して加算器４４の＋側端子に入力されると共に、遅延器４２を介してクロスフェード切替え手段４７の一方の端子に入力され、また制御信号生成手段４５の一方の端子にも入力される。 - 特許庁

A PCR extractor 106 extracts a PCR from a read data string; a difference arithmetic unit 107 calculates a difference value between a generated PCR value and the read pseudo PCR value; an adder 108 adds the difference value and the read data string.例文帳に追加

ＰＣＲ抽出器１０６は、読み出されたデータ列からＰＣＲを抽出し、差分演算器１０７は、上記発生された疑似ＰＣＲ値と上記読み出された疑似ＰＣＲ値との差分値を演算し、加算器１０８は、上記差分値と上記読み出されたデータ列とを加算する。 - 特許庁

As a remedy for this, it is made a pulse generator, which adds a reference oscillation clock with a binary adder of the number of bits which ensures necessary resolution, and takes out a logical bit from information about a bit position within a phase register and computes an appropriate pulse generated position thereby generating the set number of pulses.例文帳に追加

この改善策として、基準発振クロックを必要な分解能が得られるビット数の２進加算器で加算し、位相レジスタ中のビット位置情報から論理ビットを取り出し、適正なパルス発生位置を計算することによって設定されたパルス数を発生するパルス発生装置とした。 - 特許庁

An adder section 21 summates the calculated pseudo a prior value logarithmic ratios by N columns and the pseudo logarithmic likelihood ratios stored in the pseudo logarithmic likelihood ratio storage section 22 by N columns to update the pseudo logarithmic likelihood ratios by N columns in the pseudo logarithmic likelihood ratio storage section 22 as a result of the summation.例文帳に追加

加算部２１は、算出されたＮ列分の擬似事前値対数比と、擬似対数尤度比記憶部２２に記憶されているＮ列分の擬似対数尤度比とを加算して、加算結果で、擬似対数尤度比記憶部２２のＮ列分の擬似対数尤度比を更新する。 - 特許庁

The low-frequency attitude angle detection signal 115 and a high-frequency attitude detection signal 114 generated by an aliasing filter computing unit 106 for high-frequency attitude angle data are added together by an attitude data adder 108, to thereby generate a wide-band attitude detection signal 116.例文帳に追加

低周波姿勢角検出信号１１５と、高周波姿勢角データ用エイリアシングフィルタ演算器１０６が発生する高周波姿勢検出信号１１４とを、姿勢データ加算器１０８において加算することで広帯域姿勢検出信号１１６を生成する。 - 特許庁

An adder 10 cancels the output sound power from the power of a guide sound signal component except its lower frequency component included in a signal outputted from the microphone 7 calculated by a first high pass filter 8 and an input sound power calculation section 9 to calculate the power of surrounding noise except its lower frequency components.例文帳に追加

加算器１０は、第１ハイパスフィルタ８と入力音パワー算出部９とによって算出した、マイク７が出力する信号の低域を除く部分のパワーから、出力音声パワーをキャンセルすることにより、周辺騒音の低域を除く部分のパワーを算出する。 - 特許庁

On the basis of a signal outputted from the section 24, coefficients to be transmitted to the multipliers 27-31 in a coefficient generating section 26, the signals obtained by progressive scanning conversion processing are multiplied by the coefficients in the multipliers 27-31, and an adder 32 sums the outputs from the multipliers 27-31.例文帳に追加

アドレス生成部２４から出力される信号を基に、係数生成部２６では乗算器２７〜３１に送る係数を生成し、乗算器２７乃至３１では順次走査変換処理で得られた信号に係数をかけ、加算器３２が乗算器の出力を加算する。 - 特許庁

The adder 14 adds the horizontal parabola signal HP1 given by the parabola modulation circuit 12 and the pulse signals P1a, P2a given by the pulse modulation circuit 13 and gives an output signal AD indicating the addition result to one input terminal of a correction current output amplifier 7.例文帳に追加

加算器１４は、パラボラ変調回路１２により与えられた水平パラボラ信号ＨＰ１およびパルス変調回路１３により与えられたパルス信号Ｐ１ａ，Ｐ２ａを加算し、加算結果を示す出力信号ＡＤを補正電流出力アンプ７の一方の入力端子に与える。 - 特許庁

A base torque command signal, excitation frequencies, and excitation amplitude are generated from a computer controller 15, a torque command signal is generated from an adder 14, an input side dynamo-meter 10 is driven, and a resonance rate characteristic curve with the base torque command signal and the excitation frequencies as parameters is recorded.例文帳に追加

コンピュータ制御装置１５からベーストルク指令信号、加振周波数及び加振振幅を発生させ、これにより加算器１４からトルク指令信号を発生させ、入力側ダイナモメータ１０を駆動し、ベーストルク指令信号と加振周波数をパラメータとした共振比特性カーブを収録する。 - 特許庁

The spread spectrum signal stored in the reception registers 101-104 is respectively given to corresponding multipliers 301-304, where the signal is multiplied with the spread code and an adder section 400 sums the results of multiplication U0-U3 to obtain a correlation value.例文帳に追加

受信レジスタ１０１〜１０４に格納されたスペクトラム拡散信号は、それぞれ対応する乗算器３０１〜３０４に入力されて、前述の拡散符号と乗算され、この乗算結果Ｕ０〜Ｕ３を加算部４００で加算し、相関値を得るようにしたものである。 - 特許庁

This antenna device is provided with plural element antennas arrayed in planar fashion, plural receivers, a beam former having plural A/D- conversion circuits, plural weight arithmetic circuits, plural weight multiplying circuits and one adder circuit, and a memory device for holding calibration data and an array-oriented directivity weight.例文帳に追加

平面状に配列された複数の素子アンテナと、複数の受信機と、複数のＡ／Ｄ変換回路と、複数のウェイト演算回路、複数のウェイト乗算回路、及び1つの加算回路を有するビーム形成器と、キャリブレーションデータとアレー指向性ウェイトを保持するメモリ装置を備えるアンテナ装置とする。 - 特許庁

In an insert unit 1L for the left ear, a signal inputted from a microphone 3L is divided to a straight signal inputting to an adder 8L in the same unit 1L from a head amplifier 4L through an attenuator 5L and a cross signal supplying to an inserting unit 1R at the opposite side of the unit 1L.例文帳に追加

左耳の装用ユニット１Ｌにおいて、マイク３Ｌから入力された信号を、ヘッドアンプ４Ｌからアッテネータ５Ｌを介して同じ装用ユニット内の加算器８Ｌに入力するストレート信号と、ヘッドアンプ４Ｌから反対側の装用ユニット１Ｒに供給するクロス信号に分岐する。 - 特許庁

An adaptive array antenna system 100 disclosed herein includes: m_0 pieces of directivity variable antenna elements AN-m (m is a natural number of m_0 or below) whose directivity is controlled; wireless receivers R-m; an adaptive control controller C1; weighting units (multipliers) W-m; and a signal composite unit (adder) p1.例文帳に追加

アダプティブアレーアンテナ装置１００は、指向性制御可能なｍ_0個の指向性可変アンテナ素子ＡＮ−ｍ（ｍはｍ_0以下の自然数、以下同じ）と、無線受信機Ｒ−ｍと、適応制御コントローラＣ１と、重み付け装置（乗算器）Ｗ−ｍと、信号合成装置（加算器）ｐ１とを備えている。 - 特許庁

The level value o of the target picture element is supplied to a multiplier 9 and it is multiplied with a random gain set value α, the multiplied value is supplied to an adder 5 and it is added with the level values a to h from the output ports 3 of a selecting circuit 2, and the added value is supplied to an analog divider 7.例文帳に追加

さらに注目画素のレベル値ｏが乗算器９に供給され、任意のゲイン設定値αと乗算され、この乗算値が加算器５に供給されて選択回路２の出力ポート３からのレベル値ａ〜ｈと加算されて加算値が除算器７に供給される。 - 特許庁