「adder」に関連した英語例文の一覧と使い方(37ページ目) - Weblio英語例文検索

An expanded signal generating circuit 5 is equipped with a nonlinear processing circuit 21, a high-pass filter 22, a dither signal generating circuit 23, a high-pass filter 24, an adder 25, and a 1/f characteristic filter 26.例文帳に追加

また、拡張信号発生回路５は、非線形処理回路２１と、高域通過フィルタ２２と、ディザ信号発生回路２３と、高域通過フィルタ２４と、加算器２５と、１／ｆ特性フィルタ２６とを備えて構成される。 - 特許庁

The output D3 of the memory 13 is applied to an adder 11 and added to the data D1 so that the noise elimination and outline emphasis are simultaneously carried out.例文帳に追加

ＨＰＦ１２は入力画像データＤ１から高感度領域を通過させ、メモリ１３はＨＰＦ出力Ｄ２を比較的低いレベルでは正負の符号を反転して出力し、比較的高いレベルでは同じ符号で出力する。 - 特許庁

The filter multiplication units 10b to 10d are provided with a partial product generation unit for repeatedly generating partial products according to the algorithm of a booth; and an adder 20 for performing the cumulative addition of the outputs of the partial product generation unit.例文帳に追加

フィルタ乗算ユニット１０ｂ〜１０ｄは、ブースのアルゴリズムに従って繰り返し部分積を生成する部分積生成ユニットと、部分積生成ユニットの出力を累積加算する加算器２０とを有する。 - 特許庁

The CPU 20 outputs a difference between the observed electric field detection signal 16 and an ideal thermal noise power at a reception input specified point 2 to be substantially detected to an adder section 21 as an offset value 23.例文帳に追加

ＣＰＵ２０は観測された電界検出信号１６と本来検出されるべき受信入力規定点２での理想的な熱雑音電力との差分をオフセット値２３として加算部２１に出力する。 - 特許庁

The M-input selection adder 4 selects voice signals from N-sets of the terminals among the voice signals #1-#M from the M sets of the terminals according to information of terminals whose signals are to be summed received from the summing terminal selector 3 and sums the voice signals.例文帳に追加

Ｍ入力選択加算器４は加算端末選択器３からの加算端末情報にしたがってＭ個の端末からの音声信号＃１〜＃ＭのうちのＮ個の端末からの音声信号を選択して加算する。 - 特許庁

A circuit 24 that attains a direct current-like balance may comprise a register 31 of 4 bits, level number difference calculation circuit 27, condition determination circuit 28, bit inversion circuit 29 and adder circuit 30.例文帳に追加

出力信号の直流的なバランスをとる回路２４は、４ｂｉｔのレジスタ３１とレベル数差計算回路２７と条件判定回路２８とビット反転回路２９と加算回路３０とから構成されていてもよい。 - 特許庁

An electric vehicle having an electric motor 1 as a power source comprises: an F/F calculation unit 91; an F/B calculation unit 92, an adder 97; model determination units 93 and 95; and torque target value switching units 94 and 96.例文帳に追加

電動モータ１を動力源に有する電気自動車において、F/F演算部９１と、F/B演算部９２と、加算器９７と、モデル判定部９３，９５と、トルク目標値切替部９４，９６と、を備えている。 - 特許庁

An A/D conversion circuit 42 performs A/D conversion of an RF signal obtained by irradiating the HFM grooves with light every time a wck3 is supplied from the wobble PLL section 32 and outputs to an adder 61.例文帳に追加

ＨＦＭグルーブに光を照射することによって得られたＲＦ信号を、Ａ／Ｄ変換回路４２が、ウォブルＰＬＬ部３２からｗｃｋ３が供給される毎にＡ／Ｄ変換して、加算器６１に出力する。 - 特許庁

A quantization section 12 quantizes the correction summating signal into an N-value, an adder section 21 sums the quantized signal and the N-value pixel signal, and a clip section 22 clips the sum to an N-value to obtain an output N-value signal.例文帳に追加

この補正加算信号を量子化部１２でＮ値に量子化し、その量子化した信号とＮ値画素信号とを加算部２１で加算し、クリップ部２２でＮ値にクリップして出力Ｎ値信号とする。 - 特許庁

The MAC unit 100 has: booth record logic 120 for generating a plurality of partial products between a first binary operand X102 and a second binary operand Y104; a Wallace tree adder 130 for arithmetically combining the reduced partial products with a third operand to obtain the final partial product, a final adder 140 for generating a final sum and a saturation circuitry 150 for selectively rounding or saturating the final sum.例文帳に追加

ＭＡＣユニット（１００）において、第１のバイナリ・オぺランドＸ（１０２）と第２のバイナリ・オぺランドＹ（１０４）との複数の部分積を発生するブース記録ロジック（１２０）と、低減した前記部分積を第３のオぺランドと算術的に組み合わせて最後の部分積を得るワラス・ツリー加算器（１３０）と、最後の和を発生する最後の加算器（１４０）と、前記最後の加算器を選択的に丸める即ち飽和させる飽和回路（１５０）とを備える。 - 特許庁

The control circuit acquires the interpolation origin pixel and outputs it to the multiplier; the multiplier multiplies it by weight to weight the pixel and outputs it to the adder; and the adder adds the weighted outputs and calculates a pixel value to be interpolated.例文帳に追加

画像変換装置は、補間対象の画素ごとに補間元の画素を特定する情報を格納したメモリと、補間元の画素に対して行う重み付けの重みデータを格納したメモリと、制御回路と、乗算器と、加算器とを備え、制御回路は、補間元の画素を取得して乗算器に出力し、乗算器は重みを乗算することにより画素に重みをつけて加算器に出力し、加算器は重みをつけた出力を加算して補間する画素値を算出する。 - 特許庁

The interpolation computing part 27 is composed of simple digital circuits comprising, for example, an adder, a multiplier, etc., and this interpolation computing part 27 serially outputs the picture element data of an original image picture element and the picture element data of an interpolating picture element.例文帳に追加

補間演算部２７は、例えば加算器や乗算器などからなる簡素なデジタル回路によって構成されており、この補間演算部２７から、元画像画素の画素データおよび補間画素の画素データをシリアルに出力する。 - 特許庁

Video data converted into digital data by an A/D converter 21 is outputted to an adder 24 by a switch 23 which is controlled based on a signal inputted from a comparator 22 when a video signal is lower than a threshold level.例文帳に追加

Ａ／Ｄコンバータ２１でデジタルデータに変換された映像データは、比較器２２から入力される信号を基に制御されるスイッチ２３により、映像信号がスレッショルドレベルより低い場合に、加算器２４に出力される。 - 特許庁

The matrix circuit 104 converts two types of color difference signals (R-Y, B-Y) being stored in ROMs 102 and 103 to the noise signals of three primary colors R, G, and B based on a luminance level Y for supplying to the adder 105.例文帳に追加

マトリクス回路１０４は、ＲＯＭ１０２、１０３に記憶された２種類の色差信号（Ｒ−Ｙ、Ｂ−Ｙ）を、輝度レベルＹに基づいて、ＲＧＢの三原色分のノイズ信号に変換して上記加算器１０５に供給する。 - 特許庁

A linear-signal generator 10 imitatively generates a linear signal based on the transfer function of a linear component in the transfer functions from an input to an amplifier 14 to an output from a sensor 16, and outputs the linear signal to an adder 12.例文帳に追加

線形信号生成部１０は、増幅器１４の入力からセンサ１６の出力までの伝達関数のうち線形成分の伝達関数に基づく線形信号を模擬的に生成して、加算器１２に出力する。 - 特許庁

The light intensity detected in areas 113A, 113D and the light intensity detected in areas 113B, 113C are inputted to an adder 1151 in a wobble detecting circuit 115 through a reproduced signal amplifier circuit 114.例文帳に追加

領域１１３Ａと１１３Ｄで検出される光強度と、領域１１３Ｂと１１３Ｃで検出される光強度が、再生信号増幅回路１１４を介してウォブル検出回路１１５中の加算器１１５１に入力される。 - 特許庁

The FIR filter processing unit 21 generates a pseudo echo signal in the fixed point form, and the adder 22 subtracts the pseudo echo signal from the first correction signal converted into the fixed point form to generate an output signal.例文帳に追加

ＦＩＲフィルタ処理部２１は固定小数点形式の擬似エコー信号を生成し、加算器２２は上記擬似エコー信号を固定小数点形式に変換した第１補正信号から差し引き出力信号を生成する。 - 特許庁

This steering system includes an adder 10, a controller 12, a servomotor 14, a two-way flow fixed displacement hydraulic pump 15, and cylinders 50a, 50b, and in the controller, the cylinders 50a, 50b are operated to steer a rudder 60.例文帳に追加

船舶用操舵システムにおいて、加算器１０、コントローラ１２、サーボモータ１４、２方向流れ固定容量油圧ポンプ１５、シリンダ５０ａ、５０ｂを設け、コントローラにおいてシリンダ５０ａ、５０ｂを操作し、舵６０を操舵可能とする。 - 特許庁

Then the comparator circuit 3 compares an output of the operational amplifier 1 with the level E0, a counter 6 counts up by one for each prescribed time according to the comparison result, and a D/A converter 7 gives an analog value corresponding to the count to a resistor R3 of the adder circuit.例文帳に追加

そして比較回路３でオペアンプ１の出力とＥ_0 を比較し、その結果によりカウンタ６は所定時間毎に１カウントし、ＤＡＣ７はそのカウント値に対応するアナログ値を加算回路の抵抗Ｒ_3 に供給する。 - 特許庁

When it is detected that the sound data correspond to the silence, in addition, the data corresponding to a very small direct current outputted from a DC component outputting section 61 and the output data of the filter 10 are added to each other by means of an adder 62.例文帳に追加

こうして、無音に対応することが検出されると、ＤＣ成分出力部６１から出力される微小な直流に対応するデータと、補間フィルタ１０の出力データとが加算器６２で加算される。 - 特許庁

A multiplier 55 multiplies the non-edge component by the coefficient to suppress the amplification of the amplitude of the non-edge component corresponding to the edge portion, and an adder 56 composites the non-edge component in which one part of the amplitude is suppressed with the edge component.例文帳に追加

そして、乗算器５５は、非エッジ成分にその係数を乗算して、エッジ部に対応する非エッジ成分の振幅の増幅を抑制し、加算器５６は、一部の振幅が抑制された非エッジ成分とエッジ成分を合成する。 - 特許庁

A multiplier 19 multiplies the obtained signals s8, s9, s14 to generate a contour emphasis signal s15, and an adder 20 adds the signal s15 to the signal of the target pixel to obtain a contour emphasized signal s16.例文帳に追加

こうして、得られた信号ｓ８、ｓ９及びｓ１４を乗算器１９で乗算することで輪郭強調用の信号ｓ１５を生成し、加算器２０で注目画素の信号に加算し、輪郭強調済み信号ｓ１６を得る。 - 特許庁

A sound analog signal AS11 from terminal equipment 200 is inputted to an adder 6 via a low-pass filter 4 for adding to a tone signal from a tone signal generator 5, and a synthetic analog signal AS12 is outputted.例文帳に追加

端末装置２００からの音声アナログ信号ＡＳ１１は、低域通過フィルタ４を介して加算器６に入力され、トーン信号発生部５からのトーン信号と加算され、合成アナログ信号ＡＳ１２が出力される。 - 特許庁

The part 4 has a statistic information transfer circuit 5, a timing generating circuit 6, a synchronous signal output circuit 7, a statistic information accumulating/transfer switch circuit 8, an adder circuit 9 and a data extracting circuit 10.例文帳に追加

統計情報転送集計部４は、統計情報転送回路５と、タイミング生成回路６と、同期信号出力回路７と、統計情報集計／転送切替回路８と、加算回路９と、データ抽出回路１０とを有する。 - 特許庁

An level adjusting unit 27 adjusts the data from the memory 13 according to a present gain of the ALC 10, and outputs the noise-removed data by subtracting the adjusted data from the inputted acoustic data by an adder 15.例文帳に追加

レベル調整器２７は、現在のＡＬＣ１０のゲインに応じて、メモリ１３内からのデータを調整し、加算器１５にて入力した音響データから、調整後のデータを減算することで、ノイズ除去後のデータを出力する。 - 特許庁

An adder 30 and a divider 40 generate average data of the number T of images out of a group of T+1 images received by a frame memory 20, and a subtractor 50 generates difference data between the one remaining image and the average data.例文帳に追加

加算器３０および除算器４０により、フレームメモリ２０に入力されたＴ＋１枚の画像群のうちのＴ個の画像の平均データを作成し、残りの１個の画像と平均データとの差分データを減算器５０で作成する。 - 特許庁

Accordingly, the single output from the adder 8 to a DC voltage control means 9 does not contain vibration component, and a valid current command value i_p* output from the means 9 does not contain vibration component.例文帳に追加

したがって、加算器８から直流電圧制御手段９に出力される信号に振動成分は含まれず、また、直流電圧制御手段９が出力する有効電流指令値ｉp*にも振動成分は含まれない。 - 特許庁

A multiplier 15 multiplies a difference ΔS between a current frame signal Sn and a previous frame signal Sn-1 by the correction factor, adding an obtained difference signal ΔS' to the current frame signal Sn by an adder 18 to obtain a final corrected signal Sn'.例文帳に追加

乗算器１５は現フレーム信号Ｓｎと前フレーム信号Ｓn-1との差分ΔＳと補正係数を乗算し、得られた差分信号ΔＳ’を現フレーム信号Ｓｎに加算器１８で加算し、最終的な補正信号Ｓn’を得る。 - 特許庁

A 1st memory unit and the adder simultaneously provides a plurality of intermediate coefficient signal pairs to a succeeding transform stage and 1st, and 2nd memory units simultaneously provide a plurality of the other intermediate coefficient signal pairs to the succeeding transform stage.例文帳に追加

第１のメモリユニットおよび加算器は、複数の中間係数信号対を後続の変換段に同時に提供し、第１および第２のメモリユニットは、複数の他の中間係数信号対を後続の変換段に同時に提供する。 - 特許庁

The correction level adaptive control section 22 decreases the amplitude of a correction signal which is added to an image signal S3 by an adder 15 when an absolute value of the amplitude of the high frequency component acquired by the subtracter 13 becomes greater than a referent value.例文帳に追加

補正レベル適応制御部２２は、減算器１３で取得した高域周波数成分の振幅の絶対値が基準値を超えた場合に、加算器１５で映像信号Ｓ３に加算される補正信号の振幅を小さくする。 - 特許庁

An adder unit 94 adds and combines the audio signal to which the gain is added, the created high-pass audio signal component and the created low-pass audio signal component, and the audio signal with the sound effect added thereto is created.例文帳に追加

加算器９４は前記ゲイン付与されたオーディオ信号と、前記作成された高域のオーディオ信号成分と、前記作成された低域のオーディオ信号成分とを加算合成して効果音が付加されたオーディオ信号を作成する。 - 特許庁

In a cross fade part 16, the quantization coefficients D16 and D17 are multiplied by coefficients α(t) and (1-α(t)) by adders 17 and 18, and they are added by an adder 19 so that a cross fade quantized coefficient D20 can be obtained.例文帳に追加

クロスフェード部１６において、加算器１７，１８では量子化係数Ｄ１６，Ｄ１７に対してそれぞれ係数α（ｔ）、（１−α（ｔ））が乗算され、これらが加算器１９で加算されてクロスフェード量子化係数Ｄ２０となる。 - 特許庁

The LUT 3 outputs a correction data which is determined from the most significant four bit data of the current image data input from the signal source 1 and the most significant four bit data of the one frame preceding image data input from the frame memory 2, to the adder 4.例文帳に追加

ＬＵＴ３は、信号源１から入力される現在の画像データの上位４ビットとフレームメモリ２から入力される１フレーム前の画像データの上位４ビットとから決まる補正データを加算器４に出力する。 - 特許庁

A multiplier 33 multiplies the coefficient W_1 and image data Da by each other and a multiplier 35 multiplies the coefficient W_2 and delay image data, and an adder 39 adds the output of the multiplier 33 and the output of a select (3) circuit 28 together.例文帳に追加

係数Ｗ_１ と画像データＤａを乗算器３３で乗算し、係数Ｗ_２ と遅延画像データを乗算器３５で乗算し、乗算器３３の出力とセレクト（３）回路３８の出力を加算器３９で加算する。 - 特許庁

A branch metric (BM) value from a waveform equalizer 13, a past metric (P metric) from a metric register 55, and the minimum value of a P metric from a minimum value selection section 57 as a likelihood determination section are inputted to the adder 53 of a viterbi decoder 15.例文帳に追加

ビタビ復号器１５の加算部５３に、波形等化器１３からブランチメトリック（ＢＭ）値、メトリックレジスタ５５から過去のメトリック（Ｐメトリック）、最尤判定部である最小値選択部５７からＰメトリックの最小値が入力される。 - 特許庁

A low-pass filter LPF1 extracts a low frequency component from a signal output 14 for a rear left channel speaker and a high-pass filter HPF1 extracts a high frequency component and an adder 27 sums them via amplifiers with coefficients K1, K3 respectively.例文帳に追加

後方左チャンネルスピーカのための信号出力１４はローパスフィルタＬＰＦ１で低域を抽出しハイパスフィルタＨＰＦ１で高域を抽出しそれぞれ係数Ｋ１，Ｋ３を持った増幅器を介して加算器２７で加算する。 - 特許庁

An adder 104 adds a correction value corresponding to a combination of the luminance value shown by an image signal of a n-th frame and the luminance value by the image signal of a (n+1)-th frame to the luminance value shown by the image signal of the n-th frame.例文帳に追加

加算器１０４は、第ｎフレームの画像信号が示す輝度値と、第（ｎ＋１）フレームの画像信号が示す輝度値と、の組み合わせに対応する補正値を、第ｎフレームの画像信号が示す輝度値に加算する。 - 特許庁

A coefficient to control the attenuation characteristic of the higher band in the LPF 41 is determined according to the level ratio A'/A of the level A' of the extracted component of high-frequency sound and the level A of the high-frequency sound added by the adder 43.例文帳に追加

抽出された高周波音の成分のレベルＡ’と、加算器４３で加算された高周波音のレベルＡとのレベル比Ａ’／Ａに応じてＬＰＦ４１における高域の減衰特性を制御する係数を決定する。 - 特許庁

The original transmission signal waveform data and the bias waveform data are digitally added by an adder 12, and bias added waveform data being the additional result are converted into analog signals by D/A conversion circuits 16 and inputted to the drive circuits 18.例文帳に追加

原送信信号波形データとバイアス波形データとを加算器１２によりデジタル的に加算し、この加算結果であるバイアス加算済波形データをＤ／Ａ変換回路１６でアナログ信号に変換して、ドライブ回路１８に入力する。 - 特許庁

The D-A conversion circuit 1A includes n-pieces of clamp voltage generating means (clamp circuits 12a to 12h), and a voltage adding means (adder 20) for adding voltages of n-pieces of bit digital signals generated by the n-pieces of clamp voltage generating means.例文帳に追加

Ｄ／Ａ変換回路１Ａは、ｎ個のクランプ電圧生成手段（クランプ回路１２ａ〜１２ｈ）と、ｎ個のクランプ電圧生成手段が生成するｎビットのデジタル信号の電圧を加算する電圧加算手段（加算器２０）と、を含む。 - 特許庁

The adder 112 outputs the inputted transmitting signal to a telephone set interface apparatus 4 as an echo-canceled transmitting signal by subtracting an estimated echo signal calculated by an estimated echo calculating part 111 from the relevant transmitting signal.例文帳に追加

加算器１１２は、入力する送話信号を、当該送話信号から推定エコー算出部１１１で算出された推定エコー信号を減算してエコーキャンセル後の送話信号として、電話機インタフェース装置４に出力する。 - 特許庁

A signal obtained by executing a unit sample time delay 37 for the output of an adder 38 to which an error signal 2μEk multiplied by a step gain μ and data Wk read from the address Xk are input is written in the Xk-1 address.例文帳に追加

また、ステップゲインμを乗じたエラー信号２μＥｋと、アドレスＸｋからリードされたデータＷｋとが入力される加算器３８の出力に、単位サンプル時間遅延３７を施した信号がＸｋ−１アドレスにライトされる。 - 特許庁

The adder 11 reads and adds digital image signals, in a bit-by-bit manner, from LSB sides of the data storage units 152 in the column A/D circuits 150 of the neighboring two columns and stores them in an MSB side of the data storage unit 152 in one of the columns.例文帳に追加

加算器１１は、隣接する２列のカラムＡ／Ｄ回路１５０のデータ記憶部１５２のＬＳＢ側から１ビットずつデジタル画像信号を読み出して加算し、片方の列のＭＳＢ側のデータ記憶部１５２に記憶させる。 - 特許庁

The BPF 4 sends the component which is conterminous on a high-frequency side to the spectra of the input signal among the signals formed by the mixing section 3 and of which the band width is nearly twice the band width of the pass band of the BPF 1B to an adder section 5.例文帳に追加

ＢＰＦ４は、混合部３が生成した信号のうち、入力信号のスペクトルに高周波側で隣接し、帯域幅がＢＰＦ１Ｂの通過帯域の帯域幅のほぼ２倍の帯域内の成分を加算部５に送る。 - 特許庁

To reduce the circuit scale while maintaining the quality of images in a digital beam forming chip where an AD converter used to form a digital beam for receiving of an ultrasonic diagnostic apparatus and a digital phasing adder are both present.例文帳に追加

超音波診断装置の受信用ディジタルビーム形成に使用するＡＤ変換器とディジタル整相加算器を混在させたディジタルビーム形成用チップにおいて，画像の画質を良好に保ちながら回路規模を低減する。 - 特許庁