「address register」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

The registers, written with the voltage adjustment data whose addresses are other than the register addresses, corresponding to the address signals (Fh) with the first bit pattern, are mapped in a register map of the register section.例文帳に追加

レジスタ部のレジスタマップでは、第１のビットパターンのアドレス信号（Ｆｈ）に対応するレジスタアドレス以外のレジスタアドレスに対して、電圧調整データが書き込まれるレジスタがマッピングされている。 - 特許庁

When the CPU accesses the memory or the register, on detection of access to be monitored, a hash value is calculated from the value of an address bus and the value of a hash value storage register and stored in the hash value storage register.例文帳に追加

ＣＰＵがメモリやレジスタにアクセスするとき、監視対象のアクセスを検出すると、アドレスバスの値とハッシュ値格納レジスタの値からハッシュ値を算出し、ハッシュ値格納レジスタに格納する。 - 特許庁

A virtual address constituted of a section to specify a register and a section showing the priority of a CPU is decided in a register, and a plurality of virtual addresses whose sections showing the priority are different are assigned to the same register.例文帳に追加

レジスタを特定するための部分とＣＰＵの優先度を示す部分から成る仮想アドレスをレジスタに定めて、優先度を示す部分が異なる複数の仮想アドレスを同一のレジスタに割り当てる。 - 特許庁

When information instructing the next access processing is written in a command register R1, the number of sectors register R2 and an LBA (logic block address) register R3 and when access areas based on the information continue, the access processing is continued.例文帳に追加

その後、次のアクセス処理を指示する情報がコマンドレジスタＲ１、セクタ数レジスタＲ２及びＬＢＡレジスタＲ３に書き込まれ、その情報に基づくアクセス領域が連続していれば、アクセス処理を続行する。 - 特許庁

The same address is allocated to a port register 14 and an RTP output register 13 and data from a data bus 41 are held in either the port register 14 or the RTP output register 13 corresponding to the value of the RTP control signal so that the microcomputer having the RTP function can be provided without adding the address decoder for the RTP output register 13.例文帳に追加

ポートレジスタ１４とＲＴＰ出力レジスタ１３とに同一のアドレスを割り当て、データバス４１からのデータをＲＴＰ制御信号の値に応じてポートレジスタ１４およびＲＴＰ出力レジスタ１３のうちのいずれかに保持させるようにして、ＲＴＰ出力レジスタ１３のためにアドレスデコーダを追加することなくリアルタイムポート機能を有するマイクロコンピュータを実現する。 - 特許庁

When a write signal is active, the address decoder 2a makes active only a write signal WCS, corresponding to a specific address allocated to the flag bit register, and input data are written only in one flag bit register, and the value of the register is updated.例文帳に追加

アドレスデコーダ２ａは、ライト信号がアクティブのときは、フラグビットレジスタに割り付けられた特定のアドレスに対応するライト信号ＷＣＳのみアクティブにし、１のフラグビットレジスタのみに入力データが書き込まれ、レジスタの値が更新される。 - 特許庁

A data buffer 1 performs the write to a data entry 11 indicated by a write address register 21 and reads the data of the data entry 11 indicated by a read address register 23 when a write enable register 27 is valid.例文帳に追加

データバッファ１は、書き込みイネーブルレジスタ２７が有効の時、書き込みアドレスレジスタ２１に示されるデータエントリ１１に書き込みを行い、読み出しアドレスレジスタ２３に示されるデータエントリ１１のデータを読み出す。 - 特許庁

Register access from a CPU (system control microcomputer part) 110 to an LSB 125a in the control register 125 is made, and an access address to the LSB 125a is decoded by an address decoding part 111, and an access control signal is issued to the entire control register 125.例文帳に追加

ＣＰＵ（システム制御マイコン部）１１０から制御レジスタ１２５内のＬＳＢ１２５ａに対してレジスタアクセスを行い、アドレスデコード部１１１において、前記ＬＳＢ１２５ａへのアクセスアドレスをデコードして、前記制御レジスタ１２５の全体に対してアクセス制御信号を発行する。 - 特許庁

The register diagnostic device has: CRC computers 617, 622 for CRC-computing the addresses stored in the address storages 614, 619 and the data stored in the address storages 615, 620; and a register E(607) and register G(609) for storing results of the CRC computers 617, 622.例文帳に追加

そして、アドレス記憶６１４、６１９で記憶したアドレス及びデータ記憶６１５、６２０で記憶したデータをＣＲＣ演算するＣＲＣ演算器６１７、６２２と、そのＣＲＣ演算器６１７、６２２の結果を記憶するレジスタＥ（６０７）及びレジスタＧ（６０９）とを持つ。 - 特許庁

A comparator 16 compares ID values of the register 25 and 27; and the ID, the address, and the attribute of the transmitting request attribute whose ID value is smaller are loaded to the register 31, 27, and 39; and the next address, ID, and attribute are loaded to the register 29, 25, and 37.例文帳に追加

レジスタ２５，２７のＩＤ値を比較器１６が比較し、小さいＩＤ値で、送信要求アトリビュートのＩＤ／アドレス／アトリビュートをレジスタ３１，２７，３９にロードし、次アドレス、ＩＤ、アトリビュートをレジスタ２９，２５，３７にロードする。 - 特許庁

Addresses are outputted by reading addresses corresponding to two memories 205, 206 at timing that a subtraction result of the length becomes 1, adding the value of the register 202 preceding the read of the memory 205 by one timing or the read value of the address calculation hold register 206 and holding its addition result in the address register 202.例文帳に追加

レングスの減算結果が１になるタイミングで、２つメモリ205，206の該当する番地を読み出し、読み出されたメモリ205と１タイミング前のレジスタ202の値か、読み出されたアドレス計算保持レジスタ206の値を加算し、その加算結果をアドレスレジスタ202に保持することで、アドレスを出力していく。 - 特許庁

A download control circuit 51 reads, on receipt of download enable signal, data of an external serial flash ROM 30 with a reading command set of a first command register 61 and an address set in an address register 53, and temporarily stores them in a data register 54.例文帳に追加

ダウンロードイネーブル信号を受信したダウンロード制御回路５１は、第１コマンドレジスタ６１の読み出し用コマンドセット及びアドレスレジスタ５３にセットされたアドレスにより、外部シリアルフラッシュＲＯＭ３０のデータを読み出し、データレジスタ５４に一時的に記憶する。 - 特許庁

Each time task switching and interruption processing is performed, modification address data and modification vector address data prepared in an RAM region for each task and interruption are transferred to a modification address register and a modification vector address register of a modification register part so that each modification program for task and interruption can be operated.例文帳に追加

タスク切り替え及び割り込み処理ごとに、各タスク及び割り込みにＲＡＭ領域に用意された修正アドレスデータ及び修正ベクタアドレスデータを修正レジスタ部の修正アドレスレジスタ及び修正ベクタアドレスレジスタへデータ転送することで、各タスク及び割り込み用の修正プログラムを動作させる。 - 特許庁

The DMA transfer control register 110 includes a block data size storage register 120 and an address offset register 122, and the DMA transfer control circuit 130 counts data transfer amounts, and adds an offset address based on the address offset value when the data transfer amounts reach a block data size value, and calculates the address of the transfer destination of the next block.例文帳に追加

ＤＭＡ転送制御レジスタは１１０、ブロックデータサイズ格納レジスタ１２０と、アドレスオフセットレジスタ１２２とを含み、前記ＤＭＡ転送制御回路１３０は、データ転送量をカウントして、データ転送量がブロックデータサイズ値に達したら、アドレスオフセット値に基づきオフセットアドレスを付加して、次のブロックの転送先のアドレスを演算する。 - 特許庁

Last time an input address AD is stored in a register 211, an address queue control circuit 19A latches an offset of the input address AD to a register 241 if a coincidence signal EQ1 is active, and latches the input address AD to a register 212 via a selector 262 if the coincidence signal EQ1 is inactive.例文帳に追加

入力アドレスＡＤが前回、レジスタ２１１に格納された場合、アドレスキュー制御回路１９Ａは、一致信号ＥＱ１が活性であれば入力アドレスＡＤのオフセットをレジスタ２４１にラッチさせ、一致信号ＥＱ１が不活性であればセレクタ２６２を介し入力アドレスＡＤをレジスタ２１２にラッチさせる。 - 特許庁

When a trace type is an instruction execution type, a ROM monitor 331 sets a trace object instruction address in an instruction comparison register 312, and when the execution address is matched with an address in the instruction comparison register 312 during the execution of the trace object program, the ROM monitor 331 generates interruption processing.例文帳に追加

ＲＯＭモニタ３３１は、トレース種別が命令実行タイプであった場合、トレース対象命令アドレスを命令比較レジスタ３１２に設定し、トレース対象プログラムの実行中に、その実行アドレスが命令比較レジスタ３１２内のアドレスと一致した場合に、割り込み処理を発生させる。 - 特許庁

This device is provided with a shift register 15 successively storing address data according to a second clock, a latch circuit 16 latching the address data stored in the shift register 15 and a driving circuit 17 driving a display panel 21 based on the address data outputted from the latch circuit 16.例文帳に追加

第２クロックに従ってアドレスデータを順次蓄積するシフトレジスタ１５と、シフトレジスタ１５に蓄積されたアドレスデータをラッチするラッチ回路１６と、ラッチ回路１６から出力されたアドレスデータに基づいて表示パネル２１を駆動する駆動回路１７とを備える。 - 特許庁

A row address is supplied to the data input terminal if a row address register 11 via a buffer gate, and the output of the row address register 11 is supplied to the data input terminal of a word decoder 17A via a complementary signal generation circuit 15 and a predecoder 16.例文帳に追加

一方では、行アドレスがバッファゲートを介して行アドレスレジスタ１１のデータ入力端に供給され、行アドレスレジスタ１１の出力が相補信号生成回路１５及びプリデコーダ１６を介してワードデコーダ１７Ａのデータ入力端に供給される。 - 特許庁

To improve the speed of a whole information processor by shortening the address determining time to a data storage in an information processor having the data storage having a bank configuration, an address register, and a register holding a high-order address during direct addressing.例文帳に追加

バンク構成を有するデータ記憶装置とアドレスレジスタ、および、直接アドレッシング時の上位アドレス保持レジスタを有する情報処理装置において、データ記憶装置へのアドレス確定時間を早め、情報処理装置全体の速度を向上させる。 - 特許庁

In the case of performing pre-fetching, a multiplexer 6 is controlled by the value of the register 15 and an adder 17 adds either of a pixel width designation register 3 or a cache line offset 4 with a last-time reference address latched in an address latch 2 to obtain the address of a pre-fetching destination.例文帳に追加

プリフェッチする場合には、プリフェッチ指定レジスタ１５の値によりマルチプレクサ６を制御し、画素幅指定レジスタ３あるいはキャッシュライン・オフセット４のいずれかを、アドレスラッチ２にラッチされている前回参照アドレスと加算器１７で加算し、プリフェッチ先アドレスを得る。 - 特許庁

Input information inputted by an operator with the information input terminal 14 is sent to an input information decision part 15, and collated with an address original register in an address original register information accumulation part 18 in an address information collating part 17.例文帳に追加

情報入力用端末１４でオペレータが入力した入力情報は、入力情報判定部１５へ送信され、住所情報照合部１７にて住所原簿情報蓄積部１８にある住所原簿情報と照合される。 - 特許庁

When a processor accesses the address of the error cell, the access is detected by a first address comparator 31 or a second address comparator 32, and data are written in a first correction register 51 or a second correction register 52 as an alternative cell, or the data are read from them.例文帳に追加

プロセッサがエラーセルのアドレスにアクセスすると、第１アドレスコンパレータ３１または第２アドレスコンパレータ３２がこれを検出し、代替セルとしての第１補正レジスタ５１または第２補正レジスタ５２へデータを書き込み、またはそれらからデータを読み出す。 - 特許庁

An address expansion part expands the address to generate an address group according to the property abbreviation description file, and an RTL analysis part selects register names each containing a hierarchical instance group matching hierarchical instances other than particular hierarchical instances, as a register name group.例文帳に追加

このプロパティ省略記述ファイルにより、アドレス展開部は、アドレスを展開してアドレス群を生成し、ＲＴＬ解析部は、特定階層インスタンス以外の階層インスタンスに一致する階層インスタンス群を含むレジスタ名をレジスタ名群として選択する。 - 特許庁

In an address generating section of an arithmetic logic operation section, an address of a semiconductor memory storing a test pattern is generated based on the prescribed calculating equation, this address is sent to a shift register 32 for inputting an address, and a test pattern is written in a semiconductor memory by specifying this address.例文帳に追加

算術論理演算部のアドレス発生部にて、テストパターンを格納すべき半導体メモリのアドレスを所定の演算式に基づいて発生させ、かかるアドレスをアドレス入力用シフトレジスタ３２に送り、このアドレスの指定により半導体メモリにテストパターンが書き込まれる。 - 特許庁

When access to the virtual address managed by the virtual register conversion table 1121 occurs, each core 112 executes access processing to the physical register inside the register file 1112 recorded with the correspondence relation by the virtual register conversion table 1121.例文帳に追加

そして、この仮想レジスタ変換表１１２１によって管理された仮想アドレスに対するアクセスが発生すると、各コア１１２は、当該仮想レジスタ変換表１１２１によって対応関係が記録されているレジスタファイル１１１２内の物理レジスタに対して当該アクセス処理を実行する。 - 特許庁

The register number of a link register specified by the instruction equivalent to a subroutine call is recorded in a link stack 33 and a comparing circuit 32 compares the number of a branch destination address register for a branch instruction which possibly makes the subroutine return with the recorded register number.例文帳に追加

サブルーチンコール相当の命令により指定されたリンクレジスタのレジスタ番号をリンクスタック３３に記録しておき、比較回路３２により、サブルーチンリターンの可能性のある分岐命令の分岐先アドレスレジスタの番号を、記録されたレジスタ番号と比較する。 - 特許庁

The correction data accumulated in the correction register is transferred to the page register 22 (the transfer destination of the correction data is specified by the column address accumulated in the correction register) to correct errors contained in the data retained in the page register 22.例文帳に追加

訂正レジスタに蓄積された訂正データをページレジスタ２２に転送し（訂正データの転送先は、訂正レジスタに蓄積されたカラムアドレスによって特定される）、ページレジスタ２２に保持されたデータに含まれる誤りを訂正する。 - 特許庁

The address queue control circuit 19A shifts the offset OFS of the register 241 to an offset field of the register 211 via a selector 261 after reading the content of the register 211, and resets an effective flag EF and waiting state WS of the register 241.例文帳に追加

アドレスキュー制御回路１９Ａは、レジスタ２１１の内容を読み出させた後、レジスタ２４１のオフセットＯＦＳを、セレクタ２６１を介しレジスタ２１１のオフセットフィールドにシフトさせ、レジスタ２４１の有効フラグＥＦ及び待ち状態ＷＳをリセットする。 - 特許庁

A circuit element of a logic circuit which is designed so that a scan pass test can be performed and has shift register constitution in a shift operation mode is utilized for an address register 3, a data input register 4, and a compare-register 5 constituting a semiconductor integrated circuit provided with self-diagnosis.例文帳に追加

診断機能を備えた半導体集積回路を構成するアドレスレジスタ３、データ入力レジスタ４およびコンペアレジスタ５に、スキャンパステストが実行可能に設計されシフト動作モード時にシフトレジスタ構成となる論理回路の回路要素を利用する。 - 特許庁

The memory 12 is divided virtually into banks and a bank register 13 stores data for specifying a bank of the memory 12, and the address counter 11 generates an address in the bank and the address of the memory 12 is controlled with the data stored in the register 13 and the address generated by the address counter 11.例文帳に追加

メモリ１２を仮想的に複数のバンクに分割し、バンクレジスタ１３によりメモリ１２のバンクを特定するためのデータが記憶され、アドレスカウンタ１１によりバンク内のアドレスを発生させ、メモリ１２のアドレスをレジスタ１３に記憶されているデータとアドレスカウンタ１１により発生されるアドレスとにより制御する。 - 特許庁

Whereas all addresses to be traced are registered in the case of a conventional address coincidence start register 403a, a start address of the address coincidence start register 403a after trace completion is changed to the next start address to be traced in this application, so that the need of determining whether or not the trace is necessary is obviated up to the address of trace completion.例文帳に追加

従来のアドレス一致開始レジスタ４０３ａは、トレースすべきアドレスを全て登録しているが、この発明では、アドレス一致開始レジスタ４０３ａの「トレース終了した後の開始アドレス」は、「次のトレースすべき開始アドレスに書き換える」ので、「トレース終了のアドレス」までトレースの要否を判断する必要がなくなる。 - 特許庁

The address in India, if any, of an applicant to register a collective mark shall be deemed to be the address of his principal place of business in India for all the purposes for which such an address is required by the rules.例文帳に追加

団体標章登録の出願人のインドにおける住所が若しあればその住所は，本規則により住所が必要とされるすべての目的で，当該出願人のインドにおける主営業所の住所とみなされる。 - 特許庁

The address in India, if any, of an applicant to register a certification trade mark shall be deemed to be the address of his principal place of business in India for all the purposes for which such an address is required by the rules.例文帳に追加

証明商標登録の出願人のインドにおける住所が若しあればその住所は，本規則により住所が必要とされるすべての目的で，当該出願人のインドにおける主営業所の住所とみなされる。 - 特許庁

The address of an applicant to register a certification trade mark shall be deemed to be a business address for all the purpose for which such an address is required by these Regulations.例文帳に追加

証明商標登録の出願人の住所は，本規則の下にかかる住所が必要とされるあらゆる場合について，出願人の事業所住所とする。 - 特許庁

The Registrar may at any time, on a request made on Form TM 22 by any person who has furnished an address for service under rule 9, if the address is recorded in the register, change that address. 例文帳に追加

登録官は，規則9に基づいて送達宛先を提供していた者が様式TM22を用いて請求した場合において，その宛先が登録簿に記録されている場合には，その宛先をいつでも変更することができる。 - 特許庁

(1) The address of the registered proprietor and the address of any registered user of a trade mark, as appearing for the time being in the Register, shall for all purposes under this Act be deemed to be the address of the registered proprietor or the registered user, as the case may be.例文帳に追加

(1) 登録簿に現に記載される，登録所有者の住所及び商標の任意の登録使用者の住所は，本法の適用上，場合に応じて当該登録所有者又は当該登録使用者の住所とみなすものとする。 - 特許庁

The register file otherwise comprises a synchronous RAM having a single address port, and a multiplexer for switching the read address and write address of the RAM at each stage of the pipeline.例文帳に追加

レジスタファイルを、単一アドレスポートの同期式ＲＡＭと、パイプラインのステージ毎にＲＡＭのリードアドレスとライトアドレスを切り替えるマルチプレクサとする構成も含む。 - 特許庁

The routers 3, 4 dynamically learn the provided address information items, register the revised address information items to their nonvolatile memories and utilize the address information items in the case of data communication.例文帳に追加

ルータ３，４は、提供されたアドレス情報を動的に学習して、変更されたアドレス情報を不揮発性メモリに登録し、データ通信の際に利用する。 - 特許庁

An address controller 5 sequentially reads the addresses from the color address register 6 and supplies address signals 16 indicative of the respective addresses to the memory 7 when the judged result designates a color change code.例文帳に追加

アドレスコントローラ5は、判定結果が色替コードを示す場合、カラーアドレスレジスタ6からアドレスを順次読み出して、そのアドレスを表すアドレス信号16をメモリ7に供給する。 - 特許庁

A comparator group 8 compares the fault address stored in the fault address register group with the address which is supplied from the microprocessor 1 to the RAM 5 and detects the coincidence of the two.例文帳に追加

コンパレータ群８は、故障アドレスレジスタ群に格納された故障アドレスとマイクロプロセッサ１からＲＡＭ５に供給されるアドレスとを比較してこれらの一致を検出する。 - 特許庁

After the sink block of the skipped address is read, the read address is made the address stored in the other register and the normal mode is returned.例文帳に追加

読み飛ばされたアドレスのシンクブロックを読み出した後、読み出しアドレスを他のレジスタに記憶されたアドレスにして、通常モードが復帰される。 - 特許庁

To realize shortening of address conversion processing time and address mode switching time in an information processor to provide a large scale virtual address (LVA) space and an access register(AR) space.例文帳に追加

大規模仮想アドレス（ＬＶＡ）空間およびアクセスレジスタ（ＡＲ）空間を提供する情報処理装置において、アドレス変換処理時間およびアドレスモード切り替え時間の短縮を実現する。 - 特許庁

An address register 3 extracts address information from the input data signal 8 by an address active signal 10 and a clock signal 7, and converts it to parallel data and supplies it to a memory array 5.例文帳に追加

アドレスレジスタ３はアドレスアクティブ信号１０とクロック信号７とにより，入力データ信号８からアドレス情報を抽出し，パラレルデータに変換してメモリアレイ５に供給する。 - 特許庁

The address sequentially updated by the program counter is compared with the interrupt generating address in the register 50 and when both the addresses are coincident, modify interrupt processing is executed by accessing the address of the destination to interrupt.例文帳に追加

プログラムカウンタで逐次更新されるアドレスをレジスタ５０の割込み発生アドレスと比較し、双方のアドレスが一致すると、割込み先アドレスにアクセスして修正割込み処理を実行する。 - 特許庁

A data transfer circuit 8 records the data recorded temporarily in the register 5 at an address of a high speed memory 10 specified by address information from an address B designating circuit 7.例文帳に追加

データ転送回路８はレジスタ５に一時的に記録されているデータを、アドレスＢ指定回路７からのアドレス情報で指定される高速メモリ１０のアドレスに記録していく。 - 特許庁