「arithmetic」に関連した英語例文の一覧と使い方(46ページ目) - Weblio英語例文検索

In the main arithmetic circuit (20), a memory cell mat (30) is divided into entries each of which stores a plurality of bit data, and arithmetic and logic units(ALU) are arranged in accordance with respective entries.例文帳に追加

主演算回路（２０）においてはメモリセルマット（３０）が、それぞれが複数ビットのデータを格納するエントリに分割され、各エントリに対応して演算器（ＡＬＵ）が配置される。 - 特許庁

By a digital arithmetic part 28, the digital arithmetic process is applied to the digital top envelope signals QA_top-QH_top and the bottom envelop signals QA_btm-QH_btm, then the various kinds of servo error signals are produced.例文帳に追加

ディジタル演算部２８は、ディジタルのトップエンベロープ信号ＱＡtop〜ＱＨtop及びボトムエンベロープ信号ＱＡbtm〜ＱＨbtmについてディジタル演算処理を施して、各種のサーボエラー信号を生成する。 - 特許庁

To provide a method of redundancy arithmetic operation, by which redundancy arithmetic operation can be performed efficiently in a short time even if a large amount of bit fail which does not reach line fail exist.例文帳に追加

ラインフェイルに至らない大量のビットフェイルが存在する場合であっても、リダンダンシ演算を効率良く短時間で行うことができるリダンダンシ演算方法等を提供する。 - 特許庁

The signal processing device 22 has an arithmetic processing part 24 for arithmetically processing the extracted signal, and the arithmetic processing part 24 calculates the phase difference between the extracted signal and the explorer frequency.例文帳に追加

信号処理装置２２は、抽出信号を演算処理する演算処理部２４を有し、演算処理部２４は、抽出信号と探針の振動との位相差を算出する。 - 特許庁

The PC 10 transmits image data of a RAW image and an arithmetic parameter to the digital camera 1 via the cable 11, and the digital camera 1 stores the image data and the arithmetic parameter to a memory or a medium.例文帳に追加

ＲＡＷ画像の画像データおよび演算パラメータは、ケーブル１１を介してＰＣ１０からデジタルカメラ１へ送信され、デジタルカメラ１においてメモリーまたはメディアに記憶される。 - 特許庁

To provide an instruction scheduling method satisfying execution performance (a frequency, or the number of execution cycles) required by a user, and reducing cost by arithmetic processing speed and a use frequency of an arithmetic operator.例文帳に追加

ユーザに求られた実行性能(周波数、実行サイクル数)を満たし、演算器の使用数および演算処理速度によるコストを削減する命令スケジューリング方法を提供する。 - 特許庁

The first entity uses the arithmetic result b*X_A*b^-1 sent from the second entity to generate an arithmetic result b*a*b^-1 and generates a common key of (b*a*b^-1)*a^-1.例文帳に追加

第１のエンティティにて、第２のエンティティより送信されたｂ＊Ｘ_Ａ＊ｂ^−１を使用して、ｂ＊ａ＊ｂ^−１を生成し、共通キーとして、（ｂ＊ａ＊ｂ^−１）＊ａ^−１を生成する。 - 特許庁

When the leading address is found, the operation of the arithmetic unit performed in parallel to storing into a cache memory provided for the arithmetic unit from the memory is switched to a second low power mode.例文帳に追加

また、先頭アドレスが見つかった後、メモリより演算器が備えるキャッシュメモリへの格納と平行して行われる演算器の動作を第２の低電力モードに切り替えて行うものである。 - 特許庁

Each of a plurality of arithmetic units constituting a high-speed arithmetic unit executes operation based on an operation unit described for achieving independent and parallel operation.例文帳に追加

高速演算装置を構成する複数の演算装置のそれぞれが、独立かつ並列に演算を実行できるように記述された動作ユニットに基づいて動作する仕組みを提案する。 - 特許庁

To provide an arithmetic processor allowing improvement of processing speed with a simple configuration without drastically increasing a circuit scale or a wiring resource, and capable of various kinds of arithmetic operations.例文帳に追加

回路規模や配線資源を大幅に増加することなく、簡易な構成で処理速度を向上させることができるとともに、多種類の演算が可能である演算処理装置を提供する。 - 特許庁

The K2-branch tree arithmetic section 107 applies the 4-branch tree arithmetic operation to the 16-sets of data (each of data consisting of 8 bits) on the basis of a bit plane represented by the source register B and stores the result to a destination register selected by an arithmetic data selection section 108.例文帳に追加

ここで、ｋ^2分木演算部１０７は、ソースレジスタＡに記憶されている１６個のデータ（各データは８ビット）において、ソースレジスタＢで示されるビットプレーンに対する４分木演算を行い、その結果を、演算データ選択部１０８が選択肢、デスティネーションレジスタに格納する。 - 特許庁

This portable information processor has an arithmetic means and a display means displaying an arithmetic result of the arithmetic means such that the display means comprises the projector and a display face having the projected plane allowing projection of an image by the projector instead of a liquid crystal display panel.例文帳に追加

表示手段が、液晶ディスプレイパネルに代えて、プロジェクタと、プロジェクタにより画像を投影可能な投影面を有する表示面とから構成されるように、演算手段と、演算手段の演算結果を表示する表示手段とを有する携帯型情報処理装置を構成する。 - 特許庁

The upper priority PC arithmetic unit 411 adds or subtracts the present value of an upper priority PC 403 and the value of the upper 29 bits of the PC relative value and carry from the lower priority PC arithmetic unit 405 as necessary, and transmits the arithmetic result as an updated value to the upper priority PC 403.例文帳に追加

上位ＰＣ演算器４１１は、現在の上位ＰＣ４０３の値と、ＰＣ相対値の上位２９ビットの値と、場合により下位ＰＣ演算器４０５からの桁上り数とを加算又は減算し、その演算結果を更新値として上位ＰＣ４０３に送る。 - 特許庁

A controller is coupled to the ALU and the register file, and in response to a mode control signal requesting the arithmetic operations, selects one of the plurality of arithmetic circuits, controls data accesses between the register file and the ALU, and thereby sets sharing of the register file by the arithmetic circuits.例文帳に追加

コントローラは、ＡＬＵおよびレジスタファイルに結合され、算術演算を要求するモード制御信号に応答して、複数の算術回路の１つを選択し、レジスタファイルとＡＬＵとの間でデータアクセスを制御し、それによりレジスタファイルが算術回路によって共用されるようにする。 - 特許庁

A prediction part 31 predicts a rate of an increase in the processing load of the arithmetic processing before the arithmetic processing based on input data is executed by an arithmetic part 33 based on the input data input from an input processing part 20, and outputs the predicted increase rate to a decision part 32.例文帳に追加

予測部３１は、入力処理部２０から入力される入力データに基づき、その入力データに基づく演算処理が演算部３３により実行される前に、その演算処理の処理負荷の増加率を予測し、予測増加率を判定部３２へ出力する。 - 特許庁

When a plurality of computed data simultaneously read from the banks 31-1 to 31-4 are supplied, the circuit 20 performs predetermined FFT arithmetic processing using the plurality of computed data, outputs a plurality of arithmetic results simultaneously, and repeats FFT arithmetic processing a predetermined number of times.例文帳に追加

回路２０は、バンク３１−１〜３１−４から同時に読み出された複数の被演算データが供給されると、この複数の被演算データを用い所定のＦＦＴ演算処理を行って複数の演算結果を同時に出力し、ＦＦＴ演算処理を所定回数繰り返す。 - 特許庁

To provide a matching arithmetic circuit capable of efficiently carrying out processing by selecting pixels for carrying out a matching arithmetic operation, and selecting arithmetic contents in those pixels since an image principally includes points whose matching is impossible or points whose correct matching positions are difficult to calculate.例文帳に追加

画像中には原理的にマッチングが取れない点や正しいマッチング位置を求めるのが困難な点が含まれるので、マッチング演算を行う画素を選択してさらにその画素における演算内容を選択することにより、効率よく処理を行うマッチング演算回路を提供する。 - 特許庁

An L/I selector 3 selects either output of the linear arithmetic register 1 or output of the interleave arithmetic register 2 according to the instruction of an L/I selecting signal and inputs the output, as a burst address arithmetic variable N, into a linear burst address generating circuit 100 and an interleave burst address generating circuit 200.例文帳に追加

Ｌ／Ｉセレクタ３は、Ｌ／Ｉ選択信号の指示に従って、リニア演算レジスタ１の出力、インターリーブ演算レジスタ２の出力のいずれかを選択し、バーストアドレス演算変数Ｎとして、リニア用バーストアドレス発生回路１００およびインターリーブ用バーストアドレス発生回路２００へ入力する。 - 特許庁

When a plurality of data items to be arithmetically operated concurrently read from the banks 31-1 to 31-4 are supplied, the circuit 20 performs predetermined FFT arithmetic processing using the plurality of data items to be arithmetically operated, concurrently outputs a plurality of arithmetic results, and repeats the FFT arithmetic processing predetermined times.例文帳に追加

回路２０は、バンク３１−１〜３１−４から同時に読み出された複数の被演算データが供給されると、この複数の被演算データを用い所定のＦＦＴ演算処理を行って複数の演算結果を同時に出力し、ＦＦＴ演算処理を所定回数繰り返す。 - 特許庁

To prevent the increase of the manufacturing cost of a game arithmetic operation processor and the delay of the start-up of the whole control device caused by permitting determination of authentication of the game arithmetic operation processor in a game machine having a game control device including the game arithmetic operation processor for controlling the play.例文帳に追加

遊技を制御する遊技用演算処理装置を備える遊技制御装置を備えた遊技機において、遊技用演算処理装置の正当性の判断を可能とすることによる遊技用演算処理装置の製造コストの増大や、制御装置全体の立ち上がりが遅くなることを防ぐ。 - 特許庁

The circuit 40 inputs the plurality of arithmetic results concurrently output from the FFT arithmetic circuit 20, and writes a plurality of data items required for the next arithmetic processing in the circuit 20 into the banks 31-1 to 31-4 in a form of overwriting after switching the order of data to concurrently supply the data items.例文帳に追加

回路４０は、ＦＦＴ演算回路２０から同時に出力された複数の演算結果を入力し、回路２０が次回の演算処理に必要とする複数のデータを同時に供給可能なようにデータ順を入れ替えてバンク３１−１〜３１−４に上書きの形で書き込む。 - 特許庁

A plurality of arithmetic processing cards 12 to 20 receive distribution data obtained by dividing input data inputted from the outside by an input distributing means 11, and the arithmetic processing cards 12 to 20 are sequentially made to perform predetermined arithmetic processing of each of the distribution data by using the round robin method.例文帳に追加

入力分配手段１１によって外部から入力された入力データが分割された分配データを、複数の演算処理カード１２〜２０で受信して、その分配データの各々に対してラウンドロビン方式を用いて演算処理カード１２〜２０に順次所定の演算処理を行わせる。 - 特許庁

The correction arithmetic circuit 14 calculates a pressure quantity detection value corresponding to the detection signal Sd in the temperature compensated state by arithmetic processing based on digital data from an A/D conversion circuit 9 and the correction coefficients applied from the EPROM 13 through the weighting arithmetic 15.例文帳に追加

補正演算回路１４は、Ａ／Ｄ変換回路９からのデジタルデータ及びＥＰＲＯＭ１３から重み付け演算回路１５を介して与えられる補正係数に基づいた演算処理により、検出信号Ｓｄに応じた圧力量検出値を温度補償した状態で算出する。 - 特許庁

Whether to execute an arithmetic operation by a processing node designated for arithmetic processing among the processing nodes constituting the network is judged based on the storage state of the arithmetic results in the partial area of the memory allocated to the designated processing node and its preceding node connected.例文帳に追加

ネットワークを構成する処理ノードのうち、演算処理を実行するべく指定された処理ノードの演算を実行するか否かを、指定された処理ノードとその前段に接続された処理ノードに割り当てられたメモリの部分領域における演算結果の格納状態に基づいて判断する。 - 特許庁

Second access memory means MA2, MA3-1, MA3-2 operate independently of the arithmetic processing means 6, 7, acquire the tables 14, 15, 16 from the memory 8 through the bus abreast of image processing of the arithmetic processing means, and supplies the tables to the arithmetic processing means 6, 7 without through the bus.例文帳に追加

第２のメモリアクセス手段ＭＡ２，ＭＡ３−１，ＭＡ３−２は、演算処理手段６，７とは独立に動作し演算処理手段６，７の画像処理と並行して、バスを介してメモリ８からテーブル１４，１５，１６を取得しバスを介さずに演算処理手段６，７に供給する。 - 特許庁

A transmitting/receiving device includes a mapping processing means 30 having a transform processing circuit 31 for mapping and a mapping arithmetic circuit 32, performs sign processing for mapping to a sending signal in a converting circuit 31 for mapping, performs mapping to the sending signal in mapping arithmetic circuit, and performs transformation to the mapping pattern in the mapping arithmetic circuit 32.例文帳に追加

マッピング処理手段３０ではマッピング用変換処理回路３１及びマッピング演算回路３２を備え、マッピング用変換回路３１において送信信号に対してマッピングのための符号処理を行い、マッピング演算回路３２においてマッピングパターンへの変換を行う。 - 特許庁

To provide a dual system arithmetic processing unit and a dual system arithmetic processing method, which enable automatic restoration using immediately preceding normal arithmetic data by means of a memory verification controller retry function when comparative mismatching between two systems occurs due to a temporary disturbance.例文帳に追加

メモリ照合コントローラリトライ機能を利用して、一時的な外乱による両系比較不一致が生じた際に、直前の正常な演算データを用いて自動復旧させることを可能にする２重系演算処理装置及び２重系演算処理方法を提供する。 - 特許庁

To provide a distributed processing system for computer for preventing entire efficiency from being lowered by the influence of a device with low arithmetic ability or fault, which occurs in each of arithmetic units and from becoming the fault of the whole when the fault occurs in individual arithmetic unit in the case of distributed processing such as structural analysis in a computer.例文帳に追加

構造解析などを計算機で分散処理する場合、演算能力の低い装置に影響されて全体の効率が低下したり、個々の演算装置に生じた障害が全体の障害になるのを防ぐための計算機の分散処理システムを提供することを目的とする。 - 特許庁

Further a controller is coupled to the ALU and the register file, the controller selecting one of the plurality of arithmetic circuits in response to a mode control signal requesting an arithmetic operation and for controlling data access between the register file and the ALU and whereby the register file is shared by the arithmetic circuits.例文帳に追加

コントローラは、ＡＬＵおよびレジスタファイルに結合され、算術演算を要求するモード制御信号に応答して、複数の算術回路の１つを選択し、レジスタファイルとＡＬＵとの間でデータアクセスを制御し、それによりレジスタファイルが算術回路によって共用されるようにする。 - 特許庁

A pixel arithmetic section 208 calculates logical OR between a storage binary signal supplied from an output signal storage section 209 and a binary pattern signal supplied from a pattern storage section 207 and supplies an arithmetic result to the output signal storage section 209 as an arithmetic result signal.例文帳に追加

画素演算部２０８は、出力信号記憶部２０９から供給される記憶二値信号と、パターン記憶部２０７から供給される二値パターン信号の論理和を演算し、この演算結果を演算結果信号として出力信号記憶部２０９に供給する。 - 特許庁

The CRC arithmetic circuit is constituted having a logic circuit that calculates a CRC code from transmission data through parallel processing based upon a predetermined arithmetic expression derived by analyzing an arithmetic step of calculating the CRC code from the transmission data through serial processing.例文帳に追加

本発明に係るＣＲＣ演算回路は、伝送データからシリアル処理でＣＲＣ符号を算出する演算過程を解析して導き出される所定の演算式に基づいて、前記伝送データからパラレル処理で前記ＣＲＣ符号を算出する論理回路を有して成る構成とされている。 - 特許庁

Surround arithmetic processing is applied to digital audio data resulting from reading coded data by each prescribed unit data quantity, decoding the data to apply sampling rate conversion of the decoded data before equalizer arithmetic processing or sound volume arithmetic processing in reproducing the coded data recorded in a memory card 6.例文帳に追加

メモリカード６に記録されている符号化データを再生する際、所定の単位データ量毎に符号化データを読み出し、それを復号化してサンプリングレート変換を行った後のデジタルオーディオデータを、イコライザ演算処理、あるいは音量演算処理を行う前に、サラウンド演算処理を行う。 - 特許庁

An SOF counter 21 and a TEL frame counter 22 respectively count frame synchronizing signals of an SOF and a 2nd (TEL sid) CODEC 4, a comparator arithmetic unit 23 conducts comparison arithmetic operations, and a frequency selector 28 receiving the result of the comparison arithmetic operation selects a drive speed (clock) of a 1st (PC side) CODEC 3.例文帳に追加

ＳＯＦと第２（ＴＥＬ側）ＣＯＤＥＣ４のフレーム同期信号を夫々ＳＯＦカウンタ２１およびＴＥＬフレームカウンタ２２によりカウントし、比較演算器２３により比較演算を行い、その結果に基づき周波数セレクタ２８により第１（ＰＣ側）ＣＯＤＥＣ３の駆動スピード（クロック）を切り替える。 - 特許庁

When a character composing the arithmetic equation displayed in the display part 33 is selected by a predetermined operation of the input part 32, and if the selected character is the inserted calculation result, an arithmetic equation and an arithmetic equation number corresponding to the calculation result are displayed on the display part 33.例文帳に追加

更に、表示部３３に表示された計算式を構成する文字が入力部３２の所定の操作によって選択される際に、選択された文字が挿入された計算結果である場合、当該計算結果に対応する計算式と計算式番号が表示部３３に表示される。 - 特許庁

In an initial cycle, initial data in an IV register 22 is taken into an IV data holding part 31, and arithmetic operation in a block cipher arithmetic part 11 is executed, and L2 upper bits of an arithmetic result are added to held data in an encryption data holding part 32 and the IV data holding part 31.例文帳に追加

初期サイクルでは、ＩＶレジスタ２２の初期データがＩＶデータ保持部３１に取り込まれてブロック暗号演算部１１の演算が実行され、この演算結果の上位Ｌ２ビットが暗号化データ保持部３２およびＩＶデータ保持部３１の保持データにそれぞれ付加される。 - 特許庁

To provide an electronic computer for storing numeric values, and for making a display means different from a display means which displays numeric values relating to an arithmetic operation display the stored numeric values, and for performing another arithmetic operation, and for performing an arithmetic operation by using the stored numerical values.例文帳に追加

数値を記憶させることができ、その記憶された数値を演算に関する数値を表示する表示手段とは別の表示手段に表示させながら、他の演算をすることができ、さらに、記憶された数値を用いて演算することができる電子計算機を提供することを目的とする。 - 特許庁

The flow rate signal generating section 470 includes a first time difference arithmetic circuit 480, a second time difference arithmetic circuit 490, a first averaging circuit 500, a second averaging circuit 510, a correction arithmetic circuit 520, a first flow rate conversion circuit 530, and a second flow rate conversion circuit 540.例文帳に追加

流量信号生成部４７０は、第１の時間差演算回路４８０と、第２の時間差演算回路４９０と、第１の平均化回路５００と、第２の平均化回路５１０と、補正演算回路５２０と、第１の流量換算回路５３０と、第２の流量換算回路５４０とを有する。 - 特許庁

In a step-to-arithmetic device allocation part 304, the case that each the step is allocated to the arbitrary arithmetic device is evaluated on the basis of the active step combination information 142, and the allocation of the steps executed by the plurality of arithmetic devices 110, 120 is determined on the basis of a result thereof.例文帳に追加

ステップ対演算装置割当部３０４において、活性ステップ組合せ情報１４２に基づいて、各ステップを任意の演算装置に割り振った場合を評価し、その結果に基づいて複数の演算装置１１０，１２０で実行するステップの割当を決定する。 - 特許庁

First memory access means MA1-1, MA1-2 operate independently of the arithmetic processing means 6, 7, acquire image data from a memory 8 through a bus abreast of image processing of the arithmetic processing means 6, 7, and supplies the image data to the arithmetic processing means 6, 7 without through the bus.例文帳に追加

第１のメモリアクセス手段ＭＡ１−１，ＭＡ１−２は、演算処理手段６，７とは独立に動作し演算処理手段６，７の画像処理と並行して、バスを介してメモリ８から画像データを取得しバスを介さずに演算処理手段６，７に供給する。 - 特許庁

When the real number part absolute value and imaginary number part absolute value of the data of the data storing means 11 are a threshold described in the arbitrary threshold butterfly arithmetic means 12 or less, the arbitrary threshold butterfly arithmetic means 12 store 0 in the data storing means 11 in the next stage without calculating any butterfly arithmetic operation.例文帳に追加

このとき、データ記憶手段11のデータの実数部絶対値と虚数部絶対値がバタフライ演算手段12の下記に記載されたしきい値以下であるとき、任意しきい値バタフライ演算手段12はバタフライ演算を計算せず、次段のデータ記憶手段11に０を記憶する。 - 特許庁

When the mode bit C instructs the inhibition of the use of the sub-arithmetic unit, a second exception is generated by the judging circuit 30 and the exception generating circuit in response to the instruction to use the sub-arithmetic unit regardless of whether or not the additional state identification signal B indicates that the sub-arithmetic unit is added to the CPU.例文帳に追加

モードビットＣが副演算装置の使用禁止を指示しているときには、付加状態識別信号Ｂが副演算装置がＣＰＵに付加されていることを示すか否かに依らないで、副演算装置を使用する命令に応答して第２の例外を上記回路により発生する。 - 特許庁

A signal processing section 3 comprises a differential arithmetic section 9 for performing differential operation of the electric signals accumulated by the first and second accumulation sections 8a and 8b, and a distance determining section 10 for determining distance to the measured object 12 based on the differential arithmetic result of the differential arithmetic section 9.例文帳に追加

また、信号処理部３は、第１,第２蓄積部８a,８bにより蓄積された上記電気信号の差動演算を行う差動演算部９と、差動演算部９の差動演算結果に基づいて測定対象物１２までの距離を判定する距離判定部１０とを有する。 - 特許庁

The circuit 40 inputs the plurality of arithmetic results simultaneously output from the FFT arithmetic circuit 20, and writes them in the banks 31-1 to 31-4 in the form of overwriting while changing the order of data so that the plurality of data required by the circuit 20 in the next arithmetic processing can be simultaneously supplied.例文帳に追加

回路４０は、ＦＦＴ演算回路２０から同時に出力された複数の演算結果を入力し、回路２０が次回の演算処理に必要とする複数のデータを同時に供給可能なようにデータ順を入れ替えてバンク３１−１〜３１−４に上書きの形で書き込む。 - 特許庁

When an apparatus to be authenticated is connected to an authentication apparatus, the authentication system 10 generates a random number, stores it to a comparison means 8, either of the authentication apparatus and the apparatus to be authenticated uses the random number to perform a function arithmetic operation, and the other applies inverse function arithmetic operation to the result of the arithmetic operation.例文帳に追加

認証装置に被認証装置が接続されたとき、認証システム１０は乱数を発生させ、これを比較手段８に記憶すると共に、認証装置及び被認証装置の一方で乱数を用いて関数演算し、他方で演算結果を逆関数演算する。 - 特許庁

The torque wrench comprises a strain gauge 6, a torque computing means 9, a set torque input means 11, an arithmetic means 12 for comparing a measured torque value and a set torque value, a signal output control means 13 for outputting an output signal depending upon the arithmetic value of the arithmetic means 12, and an announcing means 14.例文帳に追加

ストレンゲージ６と、トルク算出手段９と、設定トルク入力手段11と、トルク計測値と設定トルク値とを比較する演算手段12と、前記演算手段12の演算値に応じて出力信号を出力する信号出力制御手段13と、報知手段14とを備える。 - 特許庁