「binary circuit」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

A sent signal output terminal of the communication circuit has three states which are states of first and second voltages corresponding to the high level and low level of the binary signal and a state of high impedance.例文帳に追加

通信用回路の送信信号の出力端は、２値信号のハイレベルおよびローレベルに対応する第１および第２の電圧の状態と、高インピーダンスの状態との３つの状態を持つ。 - 特許庁

To provide a synchronous circuit capable of surely matching the phase of frequency signals to be a clock with the phase of binary digital signals such as input data signals without the need of pre-adjustment.例文帳に追加

クロックとなる周波数信号の位相と入力データ信号のような二値のディジタル信号の位相とを、事前調整の必要なく確実に合わせることが可能な同期回路を提供する。 - 特許庁

To materialize a D/A converting device for making it unnecessary to provide any high clock like a PWM which converts multi-level gradation into one binary signal, and also for making it unnecessary to provide any high precision for a D/A converting circuit.例文帳に追加

多値の階調を１つの２値信号に変換するＰＷＭの様に高いクロックを必要とせず、またＤ／Ａ変換回路に高い精度を必要としないＤ／Ａ変換装置を提供すること。 - 特許庁

A binarization circuit 16 compares color component data R(n), G(n) and B(n) which are obtained based on the signal Y0(t) with fixed decision reference value, binarizes them and generates binary data r(n), g(n) and b(n).例文帳に追加

この画像信号Ｙ_0(t)に基づいて得られる色成分データＲ_(n)、Ｇ_(n)、Ｂ_(n)を二値化回路１６により一定の判定基準値と比較して二値化し、二値データｒ_(n)、ｇ_(n)、ｂ_(n)を生成する。 - 特許庁

A smoothing enlargement circuit 65 applies smoothing enlargement processing to data of the character and line drawing that are binary-processed by using a jaggy detection pattern and a magnified output pattern stored in a ROM 68.例文帳に追加

スムージング拡大回路６５は、ＲＯＭ６８に記憶されているジャギー検出パターンおよび拡大出力パターンを用いて、上記２値化された文字・線画部のデータに対してスムージング拡大処理を施す。 - 特許庁

An inter-frame difference information counter circuit 600 counts the specified logic value of a binary output, obtained from the difference between the frame-delayed video signal and the input image signal for one-screen time and outputs a counted value.例文帳に追加

フレーム間差分情報計数回路６００は、フレーム遅延映像信号と、入力映像信号との差から得た２値化出力の所定論理値を１画面分計数した計数値を出力する。 - 特許庁

In the superconducting digital analog conversion circuit, all the array units constituting a micro-wave distribution circuit are connected to conduct two-branch repetition, the array unit is constituted of a decimal array, and a binary array, and the array unit constitutes a frequency-voltage converter including a Josephson element.例文帳に追加

超伝導デジタルアナログ変換回路は、マイクロ波分配回路を構成するすべてのアレーユニットは２分岐を繰り返し行うように接続し、アレーユニットはデシマルアレーとバイナリアレーから構成し、アレーユニットはジョセフソン素子を含み周波数−電圧変換器を構成する。 - 特許庁

An image drawing area detection circuit 80 specifies and detects each area as binary detection signals respectively and a detection signal compositing circuit 90 composites the respective detection signals at levels, depending on the respective areas to generate a multi-value composition detection signal.例文帳に追加

描画領域検出回路８０で、各領域をそれぞれ二値の検出信号として特定検出し、検出信号合成回路９０で、それぞれの検出信号を、それぞれの領域に応じたレベルで合成して多値の合成検出信号を生成する。 - 特許庁

Then, the output of each latch 4 is inputted to an average value calculating circuit 6, an average value is calculated, that output is compared with the output of the binary counter 3 by a comparator circuit 8 and when they are coincident, a clock is generated and used as a reproducing clock for data read.例文帳に追加

そして、各ラッチ４の出力を平均値演算回路６に入力して平均値を演算し、その出力とバイナリカウンタ３の出力とを比較回路８で比較し、一致したときにクロックを発生して、これをデータ読み取り用の再生クロックとする。 - 特許庁

The margins of the phase and amplitude at the time when the binary discrimination is made in the binarization circuit 157, are expanded by correcting the asymmetric waveform torsion generated in the reproduced signal SMO by the waveform equalizing circuit 156, then the reduction of the error rate of the reproduced data PD is attained.例文帳に追加

再生信号ＳMOに生じる非対称な波形歪みを波形等化回路１５６で補正することで、２値化回路１５７で２値判別を行う際の位相及び振幅のマージンが大きくなり、再生データＰＤの誤り率を低減することが可能となる。 - 特許庁

To enable correct verification by representing the whole logic circuit as BDD(binary decision diagram) at a time without dividing the flip-flops of the logic circuit to be verified into combination circuits even when the positions of the flip-flops are different.例文帳に追加

検証対象の論理回路のフリップフロップの位置が異なる場合でも、フリップフロップについて組合せ回路に分割することなく論理回路全体を一括してＢＤＤで表現し正しく検証することを可能とした論理回路検証装置及び方法の提供。 - 特許庁

To provide a circuit for detecting the jitter which can be composed of only binary digital processing circuits adapted to digital signals, reduces the entire circuit scale and the power consumption and raises the detection accuracy.例文帳に追加

ジッタを検出するための回路を、２値によるデジタル処理を行うデジタル信号対応の回路のみで構成することができ、全体の回路規模を小さくしかつ低消費電力化するとともに、検出精度を向上することができるジッタ検出回路を提供する。 - 特許庁

The A/D converter includes a track hold circuit 11, a reference voltage generation circuit 12, a switched capacitor circuit 12, a preamplifier 14 for amplifying voltage held by the switched capacitor circuit 13, a comparator 15 for generating a logic level corresponding to the output of the preamplifier 14, and an encoder 16 for converting the logic level into a binary code (n-bit digital output).例文帳に追加

このＡ／Ｄ変換器は、トラックホールド回路１１と、参照電圧生成回路１２と、スイッチドキャパシタ回路１３と、このスイッチドキャパシタ回路１３によりホールドされた電圧を増幅するプリアンプ１４と、このプリアンプ１４の出力に対応したロジックレベルを発生するコンパレータ１５と、このロジックレベルをバイナリコード（ｎビットデジタル出力）に変換するエンコーダ１６とを具備している。 - 特許庁

This delay time detecting circuit detects the delay time of a circuit 11 sandwiched by a plurality of flip-flops 12 and 13, and has a binary up counter 15 that is reset just after data for the circuit 11 are transmitted to the flip-flop 12 in a previous stage and a trigger signal is provided and counts input times of a clock signal until finishing of the propagation of the circuit 11.例文帳に追加

複数個のフリップフロップ１２，１３に挟まれた回路１１の遅延時間を検出する遅延時間検出回路であって、前段のフリップフロップ１２に回路１１へのデータを送り出してトリガ信号を与えると同時にリセットされ、そこから、回路１１の伝播が終わるまでクロック信号が何回入力されるかを計数するバイナリアップカウンタ１５を有する。 - 特許庁

On the other hand, a signal SRLO from the slew rate limiting circuit 502 and a DC offset voltage V2 from a DAC 512 are added by an adding circuit 513, and an obtained signal SLL is compared with the signal AGCO by a binary comparator 510, and the LPP detection signal is generated.例文帳に追加

他方、スルーレート制限回路５０２からの信号ＳＲＬＯと、ＤＡＣ５１２からの直流オフセット電圧Ｖ２とが加算回路５１３により加算されて得られた信号ＳＬＬが、信号ＡＧＣＯと、２値化コンパレータ５１０により比較され、ＬＰＰ検出信号が生成される。 - 特許庁

The pattern detection process circuit 3 sends to an LUT circuit, a code corresponding to density information of three pixels in total, namely, a pixel at a main scanning direction position to be recorded in the 600 dpi binary image data, and its upper and lower two pixels, and a vertical scanning shift amount inputted from a vertical scanning registration shift detecting part.例文帳に追加

パターン検出処理回路３は、６００ｄｐｉの２値画像データ内の記録しようとする主走査位置の画素とその上下２画素、あわせて３画素の濃度情報と副走査レジストずれ検出部から入力される副走査シフト量に応じたコードをＬＵＴ回路へ送る。 - 特許庁

A receiver 30 includes: an antenna 11; a mixer 14 for multiplying a receiving signal by a local oscillation signal; a wave detection circuit 20 for detecting the wave of an intermediate frequency signal and for output of a wave detection signal; and the comparison circuit 22 for comparing the wave detection signal with a reference voltage and for output of a binary signal.例文帳に追加

この受信機３０は、アンテナ１１、受信信号に局部発振信号を乗算する混合機１４、中間周波信号を検波して検波信号を出力する検波回路２０、検波信号と基準電圧とを比較して２値の信号を出力する比較回路２２とを備える。 - 特許庁

The ASK modulation circuit 3 interrupts the carrier waves of the microwave band inputted from the outside by turning a field effect transistor 61 ON and OFF by the voltage of the output signals from the driving circuit 2, performs ASK modulation (binary ASK) and outputs desired ASK modulated waves.例文帳に追加

ＡＳＫ変調回路３は、駆動回路２からの出力信号の電圧により電界効果トランジスタ６１をオンオフさせることにより外部から入力するマイクロ波帯の搬送波を断続させてＡＳＫ変調（２値ＡＳＫ）し、所望のＡＳＫ変調波を出力する。 - 特許庁

This differential coding circuit 100 comprising a 1-bit 2-stage serial parallel conversion circuit 110, a two-digit binary adder 130, N-stage delay registers 141, 142, and exclusive OR circuits 120, 150 can conduct differential coding with time delays of the N-stage delay registers 141, 142 only.例文帳に追加

１ビット２段の直並列変換回路１１０、二桁２進加算器１３０、Ｎ段遅延レジスタ１４１及び１４２、排他的論理和回路１２０及び１５０から構成される差動符号化回路１００は、Ｎ段遅延レジスタ１４１及び１４２の時間遅延のみで差動符号化ができる。 - 特許庁

Modulation data, which are Manchester-encoded by a modulation circuit 7 of a transmission part 2, are transmitted to a reception part 3 through an electrostatic coupling part 4, and a reproduced clock having a period of two pieces of modulation clock as a half period is generated from binary data output through a binarizing circuit 11.例文帳に追加

送信部２の変調回路７によりマンチェスタ符号化された変調データは、静電結合部４を介して受信部３側に伝送され、２値化回路１１を経て出力される２値化データから変調データ２つ分の期間を半周期とする再生クロックが生成される。 - 特許庁

The n type MOS field effect transistor 352 is provided with a drain electrode connected to the node ND, the gate electrode to which one of the binary logical signals is impressed from a drive circuit 100, and a gate threshold voltage VTN1 smaller than a gate threshold VTN2 of the transistor constituting the drive circuit 100.例文帳に追加

ｎ型ＭＯＳ電界効果トランジスタ３５２は、ノードＮＤに接続されたドレイン電極と、ドライブ回路１００から二値論理信号のひとつが印加されたゲート電極と、ドライブ回路１００を構成するトランジスタのゲート閾値ＶＴＮ２よりも小さいゲート閾値電圧ＶＴＮ１とを有する。 - 特許庁

When binary data is read out from one page of the memory cell array 21, a voltage generating circuit 31 generates read-out voltage being lower than read-out voltage when multi-level data is read out, and supplies it to a word line of a non-selection page.例文帳に追加

電圧発生回路３１は、メモリセルアレイ２１の１つのページから２値データを読み出すとき、多値データを読み出すときの読み出し電圧より低い読み出し電圧を発生し、非選択ページのワード線に供給する。 - 特許庁

The multiplexer circuit 303 multiplexes the scene descriptor SD including the ID number OD_ID converted into a binary format by the BIFS encoder 308, the object descriptor OD and the elementary stream ES and provides an output of the above result as a mupliplexed stream FS.例文帳に追加

多重化回路３０３は、BIFSエンコーダ３０８においてバイナリフォーマットに変換された、ID番号OD_IDが含まれるシーン記述子SDと、オブジェクト記述子ODと、エレメンタリストリームESとを多重化し、多重化ストリームFSとして出力する。 - 特許庁

After gain adjustment of signals of quadripartite photodetector A-D is carried out by AGCs 26c, 26d, the difference between them is calculated by a differential amplifier 26e and is binarized through a binary circuit 26f, and pre-pit information in a mark period is detected.例文帳に追加

４分割フォトディテクタＡ〜Ｄの信号はＡＧＣ２６ｃ、２６ｄでゲイン調整された後、差動アンプ２６ｅで差が演算され、２値化器２６ｆで２値化されてマーク期間におけるプリピット情報が検出される。 - 特許庁

A receiving circuit part of the fire sensor discriminates and outputs the binary signal including data 0, 1 and a clock by length T_0, T_1 of signal level time of 18v of the down signal received from the sensor line.例文帳に追加

火災感知器の受信回路部は、感知器回線から受信した下り信号の１８ボルトの信号レベル時間の長短Ｔ_0，Ｔ_1によりデータ０，１及びクロックを含む２値信号を判別して出力する。 - 特許庁

Edge of reception data is detected by an edge detecting circuit 1, and the oscillated output of a fixed oscillator 2 is fetched into plural latches 4 composing shift registers 5 of plural steps, while dividing its frequency through a binary counter 3.例文帳に追加

エッジ検出回路１により受信データのエッジを検出するとともに、固定発振器２の発振出力をバイナリカウンタ３により分周して複数段のシフトレジスタ５を構成している複数のラッチ４に取り込む。 - 特許庁

Thus, the offset of the output voltage of the operational amplifier 1a is quantized by a correction amount weighted in accordance with what number time of the latch at that time, and the quantized offset is stored as a binary logical signal in the control circuit 2a.例文帳に追加

このようにして、そのときのラッチが何回目であるかに応じて重み付けされた補正量でオペアンプ１ａの出力電圧のオフセットを量子化し、２値の論理信号として制御回路２ａ内に記憶する。 - 特許庁

A data converting circuit 300 generates a binary signal Ds instructing the applying of a signal turning respective pixels 100 ON or a signal turning them OFF in each subfield of plural pieces of subfields in which one field is divided.例文帳に追加

データ変換回路３００は、１フィールドを分割した複数個のサブフィールドの各々において、各画素１００をオンにする信号またはオフにする信号の印加を指示する２値信号Ｄｓを発生する。 - 特許庁

A receiving side performs asymmetrical inverse quantization of the binary image data by using a reference value, whose value is the same as the value (a) and clamps a part which protrudes outside the dynamic range of luminance by a clamping circuit 1132.例文帳に追加

受信側では、２値画像データについては量子化参照値ａと同じ値の参照値を用いて、非対称の逆量子化を行い、輝度のダイナミックレンジからはみ出す部分についてはクランプ回路１１３２でクランプする。 - 特許庁

An edge quantity decision circuit 5 decides whether or not the quantity of the edge part exceeds a reference value according to the binary data stored in the memory 6 and outputs a vehicle approach signal as a trigger signal when the reference value is exceeded.例文帳に追加

エッジ量判定回路５が、メモリ６に格納された二値データに基づいて、エッジ部の量が所定の基準値を超えるかどうか判定し、超えたときに、トリガ信号である車両接近信号を出力する。 - 特許庁

The drive circuit 10 receives input binary signals 12 of four channels (quadruple multiplex) and drives the four optical sources #1 to #4 to emit their respectively different quantities of light, thereby forming multi-valued optical signals 13.例文帳に追加

駆動回路１０は、４チャンネル（４多重）の２値信号１２を入力し、これに応じて４つの光源＃１〜＃４の発光量が異なるように各光源を駆動することにより、多値光信号１３を形成する。 - 特許庁

Each 1/power-of-2 switching type branch circuit outputs 1/power-of-2 of the currents Ic1-Ic6 or "0" according to the gain switching signal of a binary code inputted via a gain switching terminal.例文帳に追加

各２の累乗分の１切換型分流回路は、利得切換端子を介して入力される２進符号の利得切換信号に従って、電流Ｉｃ１〜Ｉｃ６の２の累乗分の１、又は０をそれぞれ出力する。 - 特許庁

At start of reading, an attribute selection signal of a read condition A is outputted to a binary processing selection 26 and main scanning and subscanning point data are outputted to a latch circuit 28 from a pointer block P0 of a pointer memory 27.例文帳に追加

読取開始において、ポインタメモリ２７のポインタブロックＰ０から読取条件Ａのアトリビュート選択信号を２値化処理選択２６に、主走査および副走査ポイントデータをラッチ回路２８に出力する。 - 特許庁

A horizontal scanning circuit 200 is provided with storage units 210 of a plurality of columns respectively corresponding to the recursive ADCs of the plurality of columns, and serially transfers the binary codes captured in them to the signal processing system of the post stage.例文帳に追加

水平走査回路２００は、複数カラムの巡回型ＡＤＣに各々対応付けられた複数カラムの記憶ユニット２１０を有し、これらに取り込んだ２進符号を後段の信号処理系にシリアル転送する。 - 特許庁

When the fingerprint is identified, the fingerprint sensor 30 reads the fingerprint and the read fingerprint is binarized by a fingerprint collation circuit 32 and then compared with the binary image data stored in the image memory 16.例文帳に追加

指紋を照合する際には、照合装置４の指紋センサー３０により指紋が読み取られ、指紋照合回路３２で２値化された後、画像メモリー１６に格納されている上記２値化画像データーと照合される。 - 特許庁

The conventional binary ΔΣ. modulation can be realized by using the quantization reference values Vref1, Vref2 in common so as to attain a general-purpose integrated circuit in addition to tri-state ΔΣmodulation employing the two quantizers CMP1, CMP2.例文帳に追加

また、２つの量子化器ＣＭＰ１，ＣＭＰ２を用いる３値ΔΣ変調以外に、量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２を共通化することによって、従来の２値ΔΣ変調を実現し、集積回路を汎用化できる。 - 特許庁

The read section 30 is provided with an image processing circuit 30b, which reads an original at a high resolution mode and separates an image area, in response to a characteristics of the original image data and performs binary processing in matching with each image area.例文帳に追加

読取部３０には、画像処理回路３０ｂが設けられており、原稿を高解像度モ−ドで読み込み、原稿画像データの特性に応じて像域分離処理して、各像域に適合した２値化処理を行なう。 - 特許庁

The part 1 includes a digital signal generation circuit 11 which outputs a transmission digital signal being a binary pulse signal string whose duty factor changes in accordance with the voltage level of an analog input signal, a resistor 12 for adjusting the peak value of the transmission digital signal, a peak value detection circuit 13 and a peak value adjusting circuit 14.例文帳に追加

送信部１は、アナログ入力信号の電圧レベルに対応してデューティ比が変化する２値パルス信号列である送出ディジタル信号を出力するディジタル信号発生回路１１と、送出ディジタル信号の波高値調整するための抵抗器１２、波高値検出回路１３および波高値調整回路１４とを含む。 - 特許庁

The demodulation circuit includes: a sampling circuit 1 for sampling a high frequency signal including a signal modulated with a carrier signal of a prescribed frequency, by a frequency being an integral multiple of the frequency of the carrier signal; and a comparator 2 for generating a binary demodulation signal in accordance with whether the output amplitude of the sampling circuit 1 exceeds a prescribed reference amplitude or not.例文帳に追加

復調回路は、所定周波数の搬送波信号で変調された信号を含む高周波信号を搬送波信号の周波数の整数倍の周波数でサンプリングするサンプリング回路１と、サンプリング回路１の出力振幅が所定の基準振幅を超えたか否かで２値の復調信号を生成する比較器２と、を備えている。 - 特許庁

This clock oscillation circuit is provided with an oscillation section 1, that provides an output of a clock whose oscillated frequency changes with a parameter, a frequency measurement circuit that measures the oscillated frequency of an oscillation section on the basis of a calibration clock, and a trimming control circuit 7 that trims the parameter by using a binary search to adjust the trimmed value, in response to the measured oscillation frequency.例文帳に追加

パラメータの値により発振周波数が変化するクロックを出力する発振部１と、校正クロックを基準として発振部の発振周波数を計測する周波数計測回路と、計測された発振周波数に応じてバイナリサーチでトリミング値を調整することによりパラメータをトリミングするトリミング制御回路７と、を備える。 - 特許庁

The signal generation section 20 includes: a switch circuit 22 controlled to be turned on or off by a binary signal; a constant current source 24 for generating a constant current; and a variable current source 26 for generating a variable current.例文帳に追加

この信号生成部２０は、２値信号によってオン状態またはオフ状態に制御されるスイッチ回路２２と、定電流を発生する定電流源２４と、可変電流を発生する可変電流源２６とを含んでいる。 - 特許庁

An over-sampling circuit 42 performs over-sampling of a received signal in a frequency P-times as high as a transmission frequency (P is a natural number of ≥2), makes a binary decision on data at each sampling point as a first value or second value and sequentially outputs the data.例文帳に追加

オーバーサンプリング回路４２は、送信周波数のＰ倍（Ｐは２以上の自然数）の周波数で受信信号をオーバーサンプリングし、各サンプリング点のデータを第１の値または第２の値にバイナリ判定して順次出力する。 - 特許庁

The semiconductor device has a control circuit (10) for performing the information storage of binary or the information storage of four value or higher multi-values into a nonvolatile memory cell by performing control to lower the threshold voltage of the nonvolatile memory cell and control to raise the same.例文帳に追加

不揮発性メモリセルの閾値電圧を低くする制御と高くする制御とを行って前記不揮発性メモリセルに２値の情報記憶又は４値以上の多値の情報記憶を行う制御回路（１０）を有する。 - 特許庁

In transmission, image compressed data in the first storage device are converted into a binary video image by a CPU 10, then converted into an analog video signal by a video decoder 6 and transmitted from an infrared transmission circuit 24 of a camera unit 20.例文帳に追加

伝送に際しては、ＣＰＵ１０で第１記憶装置の画像圧縮データを２値のビデオイメージに変換したうえビデオデコーダ６でアナログビデオ信号に変換して、カメラユニット２０の赤外線送信回路２４から送信する。 - 特許庁

To provide a data detection circuit and a data detection method for quickly detecting in input N-bit binary data a first bit having firstly a first logical value and then a second bit having the first logical value.例文帳に追加

入力されるＮビットの２進データ中に最初に第１論理値を有する第１ビットと次に前記第１論理値を有する第２ビットとを速かに検出するためのデータ検出回路及びデータ検出方法を提供する。 - 特許庁