「binary circuit」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

Each LED 6 to be inspected corresponds to each digit of the binary number, and is controlled by a switching circuit 4 so that current flows according to the value of each digit held by the counter circuit 3.例文帳に追加

検査対象となる各ＬＥＤ６は、２進数の各桁と対応づけられていて、カウンタ回路３に保持された各桁の値に応じて電流が流れるように、スイッチング回路４によって制御される。 - 特許庁

The optical signal output from the optical modulator 104 is converted into an electric signal, which is converted into a binary digital signal by a comparator circuit 108 in the digital control automatic bias control circuit 100.例文帳に追加

光変調器１０４から出力された光信号を電気信号に変換し、ディジタル制御自動バイアス制御回路１００内のコンパレータ回路１０８で２値のディジタル信号に変換する。 - 特許庁

A color image processing circuit 14 and a monochromatic image processing circuit 16 generate color image data and monochromatic binary image data by applying color and monochromatic image processing to input image data, respectively.例文帳に追加

カラー画像処理回路１４及び白黒画像処理回路１６は、入力画像データにそれぞれカラー用及び白黒用の画像処理を施すことで、カラー画像データ及び白黒２値画像データを生成する。 - 特許庁

To provide a transmitter and a transmitter receiver, capable of producing a duo-binary optical signal with a simple configuration, compared to a case where a duo-binary signal produced by an electric circuit is converted into an optical signal by using an optical intensity modulator.例文帳に追加

電気回路によって生成したデュオバイナリ信号を光強度変調器を用いて光信号に変換する場合に比較して、簡易な構成でデュオバイナリ光信号を生成することが可能な送信装置及び送受信装置を提供する。 - 特許庁

An error memory 107 storing a quantization error required when error spread is conducted by parallel processing of scanning lines is provided only in a binary processing circuit 106d independently of number of binary processing sections 106a-106d.例文帳に追加

誤差拡散を複数走査ラインの並列処理により行う際に必要とされる量子化誤差を格納しておくための誤差メモリ１０７が、２値化処理部１０６ａ〜１０６ｄの数に関係なく、２値化処理回路１０６ｄ内にだけ設けてある。 - 特許庁

It converts the data into binary signals matching the pulse wave shape at the decoder 40, and further converts these binary signals into serial signals using small width pulses at the converter 50 to output from the output circuit 60 to the light source drive 90.例文帳に追加

これをデコーダ部４０で各パルス波形に対応するパラレルな２値信号に変換し、この２値信号をパラレル／シリアル（Ｐ／Ｓ）変換回路５０で微小幅パルスを用いてシリアルに変換し、出力回路６０から光源駆動部９０に出力する。 - 特許庁

Since the 1st monostable multivibrator 18 selected when the detection signal indicates the selection of the binary synchronizing signal is configured with a retrigger inhibit type circuit that is triggered at a trailing edge of the composite synchronizing signal, the horizontal synchronizing signal generated at the trailing edge of the binary synchronizing signal is obtained.例文帳に追加

２値同期信号のときに選択される第１モノマルチバイブレータ１８を、複合同期信号の立下りエッジでトリガされるリトリガ禁止型で構成したので、２値同期信号の立下りエッジを基準とした水平同期信号が得られる。 - 特許庁

The detection offset of a track deviation detecting signal generated by the shift of a focus lens at the time when the seek operation is finished, is removed by a binary circuit, an averaging circuit and an amplifier circuit, then the setting operation to the tracking control is carried out, and an offset removing circuit is separated after the setting of the tracking control.例文帳に追加

シーク動作終了時のフォーカスレンズ変移によって生じるトラックずれ検出信号の検出オフセットを２値化回路と平均回路と増幅回路によって除去し、トラッキング制御への引き込み動作を行い、トラッキング制御引き込み後にオフセット除去回路を切り離す。 - 特許庁

The modulation applying phase modulation to communication data is characterized in that the modulator is provided with a storage circuit of storing received binary signal communication data, a conversion circuit that converts the stored binary signals by 11 set of the signals each into 7 ternary signals, and a multi-value modulator for generating a ternary signal and outputting it.例文帳に追加

通信データを位相変調する変調装置において、入力される２値信号の通信データを蓄積する蓄積回路と、蓄積された２値信号を１１個毎に７個の３値信号に変換する変換回路と、３値信号を生成し出力する多値変調器を備えることを特徴とする。 - 特許庁

A receiving section outputting a transmission data signal, while converting the level as a digital signal, through a transmission line is provided with a function for setting a binary threshold level at the receiver input, and a function for switching the binary threshold level by inputting the output signal from a carrier detection circuit 54 to a threshold level control circuit 59.例文帳に追加

伝送路を介して伝送データ信号をディジタル信号にレベル変換して出力する受信部に、レシーバ入力のしきい値を２値で設定可能なしきい値設定機能と、キャリア検出回路５４の出力信号をしきい値制御回路５９に入力して,２値のしきい値を切り換える機能とを備えた - 特許庁

The input circuit is provided with a control circuit 220 for inspecting the voltage level of the first binary signal SA and outputting a confirmation signal VAL and an inhibition circuit 240 for inhibiting a write command WR when the confirmation signal VAL is inactive.例文帳に追加

入力回路は、第１のバイナリ信号ＳＡの電圧レベルを検査し、確認信号ＶＡＬを出力する制御回路２２０と確認信号ＶＡＬがインアクティブにある時書き込みコマンドＷＲを禁止する禁止回路２４０を備える。 - 特許庁

A band limit circuit 201, a first binary circuit 202, and a clip circuit 203 eliminate high frequency components before binarization using a threshold value at production, and a luminance signal in a transparent region is clipped to a specified value.例文帳に追加

帯域制限回路２０１、第１の二値化回路２０２及びクリップ回路２０３により、作成時に閾値で二値化を行なう前に高周波成分を除去し、境界付近の高品位化を図り、透過領域の輝度信号を規定値にクリップする。 - 特許庁

The digital camera having a character photographing mode to photograph character information of an original or the like is provided with an exposure control circuit 210 that does not emit an auxiliary light in a character binary mode and sets a high shutter speed in response to a focal distance of a lens system to a minimum shutter speed and with a binary unit 216 that applies binary processing to an image signal.例文帳に追加

原稿などの文字情報を撮影するための文字撮影モードを有するデジタルカメラにおいて、文字二値化モードでは、補助光を非発光とするとともに、露出制御回路２１０は、レンズ系の焦点距離に応じた高速のシャッタースピードを最低シャッタースピードに設定し、二値化器２１７は画像信号を二値化する。 - 特許庁

To provide a binary conversion circuit which is compact and reduces power consumption so as to be easily integrated in an image sensor, converts clock phase information into a binary value and is capable of performing digital addition/subtraction, to provide a method for the same, and to provide an AD conversion apparatus, a solid-state imaging device, and a camera system.例文帳に追加

イメージセンサに集積しやすいよう小型で低消費電力であり、クロック位相情報をバイナリ値に変換し、かつデジタル加減算可能なバイナリ値変換回路およびその方法、ＡＤ変換装置、固体撮像素子、並びにカメラシステムを提供する。 - 特許庁

An arithmetic processing part controls a hot swap circuit 17, and DC/DC converters 3 to 13 on the basis of binary data from an ADC 25 and an interrupting signal in a predetermined logical level from each comparing part of a voltage detecting circuit 15.例文帳に追加

演算処理部は、ＡＤＣ２５からの２値化データ、電圧検出回路１５の各比較部からの所定論理レベルの割込信号等に基づき、ホットスワップ回路１７、ＤＣ／ＤＣコンバータ３〜１３を制御する。 - 特許庁

An edge detection part 15 and an edge detection part 18 detect the rise edge of the binary signals in two systems, and pulsed signals in a prescribed width are generated so as to be given, as sampling signals, to an S/H circuit 17 and an S/H circuit 18 which are installed in parallel.例文帳に追加

エッジ検出部１５、１６はその２系統の２値信号の立上りエッジを検出して所定幅のパルス信号を生成し、並列に設けられたＳ／Ｈ回路１７、１８にサンプリング信号として与える。 - 特許庁

An output signal of the comparator is supplied to a binary search processing circuit 22, and the output thereof is supplied to a timing control circuit 15, to thereby control the timing of the clock signal applied to the sampling head from the clock generation part.例文帳に追加

コンパレータの出力信号をバイナリ・サーチ処理回路２２に供給し、その出力をタイミング制御回路１５に供給してクロック発生部からサンプリングヘッドに印加されるクロック信号のタイミングを制御する。 - 特許庁

A control circuit 8 receives the output of the jitter detecting circuit 7, performs arithmetic processing by using a DSP, etc., and controls the identification voltage Vth 9 of the limiter amplifier 4 so that the jitter quantity (the output of the jitter detecting circuit 7) of the binary equalized data signal becomes minimum.例文帳に追加

制御回路８はジッタ検出回路７の出力を受けて、DSP などを用いて演算処理を行ない、２値化等化データ信号のジッタ量（ジッタ検出回路７の出力）が最小になるように、リミッタアンプ４の識別電圧Ｖth９を制御する。 - 特許庁

An output (pulse density modulation binary data sequence) pdm_-out of the threshold processing circuit 240 is digitized by an analog/digital converter 250 for each clock of a delta/sigma modulation circuit 110 and afterwards fed back to the subtraction circuit 220 as a digital feedback signal ad_-out.例文帳に追加

閾値処理回路２４０の出力（パルス密度変調バイナリデータシーケンス）ｐｄｍ＿ｏｕｔは、デルタシグマ変調回路１１０の１クロック毎に、アナログ・デジタルコンバータ２５０によってデジタル化された後、デジタルフィードバック信号ａｄ＿ｏｕｔとして、減算回路２２０にフィードバックされる。 - 特許庁

To provide a method and a system for scrambling/descrambling a signal capable of realizing synchronization of a binary pseudo random number sequence generating circuit at a scramble processing side with that at a descramble processing side without causing remarkable deterioration in an S/N.例文帳に追加

スクランブル処理側とスクランブル解除処理側の２値の疑似乱数列発生回路の同期を、Ｓ／Ｎ比の顕著な劣化無しに実現できるようにすること。 - 特許庁

A signal which is picked up by a pickup 110, amplified by an RF amplifier 121 and binarized by a binary circuit 122 is supplied to the host system 200 through a host I/F 210.例文帳に追加

ピックアップ１１０でピックアップされ、ＲＦアンプ１２１で増幅され、２値化回路１２２で２値化された信号がホストＩ／Ｆ２１０を介してホストシステム２００に供給される。 - 特許庁

An output signal of the signal processing circuit 16 is inputted to an amplifier 22, and an output signal of the amplifier 22 becomes a binary detection signal of a magnetic field size.例文帳に追加

信号処理回路１６の出力信号は増幅器２２に入力し、増幅器２２の出力信号が磁界の大きさを２値的に判定した信号となる。 - 特許庁

A watchdog circuit 5 outputs reset signals D to a CPU 4 and a binary counter 7 when detecting the runaway of the CPU 4 based on an operating signal of the CPU 4.例文帳に追加

ウォッチドック監視回路５は、ＣＰＵ４の動作信号に基づいてＣＰＵ４の暴走を検出すると、リセット信号ＤをＣＰＵ４および２進カウンタ７に出力する。 - 特許庁

To provide a signal detection circuit where a pulse width of a one-shot pulse to detect a state transition of a binary signal is made constant under a wide operating voltage range.例文帳に追加

２値信号の状態遷移を検出するワンショットパルスのパルス幅を広い動作電圧範囲の下で一定とすることができる信号検出回路を提供する。 - 特許庁

To convert individual digits of a binarized decimal number into a binary number at high speed by using a conversion table and to simultaneously add them in parallel by a three input two output addition circuit tree to perform addition processing at a high speed.例文帳に追加

２進化１０進数の各位桁を変換テーブルで２進数に高速変換し、３入力２出力加算回路木で並列同時に加算して高速化する。 - 特許庁

To provide a gradation control apparatus which enables a high speed printing operation of gradation by providing a bit weighting from a binary gradation value in a simple circuit configuration.例文帳に追加

２進数の階調値からのビットの重み付けを、簡素な回路構成で実現することにより、階調の高速印刷処理を可能とする階調制御装置を提供する。 - 特許庁

The second comparing circuit 4 compares the charging voltage of the capacitor C2 with a reference voltage VREF2 and outputs a binary signal corresponding to the comparison result as a demodulated signal.例文帳に追加

第２比較回路４は、コンデンサＣ２の充電電圧を基準電圧ＶＲＥＦ２と比較し、この比較結果に応じた２値信号を復調信号として出力する。 - 特許庁

A power conversion circuit 15 performs power conversion of supply voltage Vbatt and outputs supply voltage Vpa for a power amplifier 18 according to the binary output.例文帳に追加

この２値出力に応じて、電力変換回路１５は、電源電圧Ｖｂａｔｔを電力変換して電力増幅器１８用の電源電圧Ｖｐａを出力する。 - 特許庁

In a defect detector 10, a line sensor 12 picks up a test object 14, a binarizing circuit 18 prepares binary image data on the basis of a video signal of the line sensor 12.例文帳に追加

欠陥検出装置１０は、ラインセンサ１２が検査対象１４を撮像し、２値化回路１８がラインセンサ１２の映像信号に基づいて２値画像データを作成する。 - 特許庁

To provide an arithmetic circuit whose delay in a critical path in the process of converting plural digits of a target binary number successively into a number based on the radix X is small.例文帳に追加

変換対象の２進数の複数のビットを順次Ｘ進数に変換していく処理においてクリティカルパスの遅延が小さい演算回路を提供する。 - 特許庁

A monitor section 6 monitors a reception state by a reception section 3, outputs a binary monitor signal according to the monitor result to a differential amplifier circuit 8.例文帳に追加

監視部６は、受信部３による受信状態を監視して、その監視して得た結果に応じて、２値の監視信号を出力し、差動増幅回路８に入力する。 - 特許庁

To reduce the number of elements per column in a circuit for receiving redundant binary codes as A/D conversion results from a plurality of recursive ADCs and serially transferring them.例文帳に追加

複数の巡回型ＡＤＣからＡ／Ｄ変換結果として冗長２進符号を受け取ってシリアル転送する回路において、カラム当たりの素子数を少なくする。 - 特許庁

The correction circuit 124 corrects the output of the encoder 121 when the analog to digital converter 100 is to convert the received analog signal Vin into the 2-bit binary code.例文帳に追加

補正回路１２４は、ＡＤ変換器１００が入力されたアナログ信号Ｖｉｎを２ビットのバイナリコードに変換すべき場合に、エンコーダ１２１の出力を補正する。 - 特許庁

The variable delay amount data generation part 14 determines a delay time of the variable delay circuit 11b by binary search based on determination results from the determination part 12 for adjustment.例文帳に追加

可変遅延量データ発生部１４は、調整用判定部１２の判定結果に基づいて、可変遅延回路１１ｂの遅延時間を二分探索により決定する。 - 特許庁

An applying means 11b in the testing mode of a first circuit part 11 applies binary logic level voltage to a specific terminal of a first connector 11a alternately multiple times.例文帳に追加

第１の回路部１１の試験モード時印加手段１１ｂは、第１のコネクタ１１ａの特定の端子に２値の論理レベルの電圧を交互に複数回印加する。 - 特許庁

The second circuit allows sequential output of binary signals, corresponding to differences among the plurality of first voltages by using the select signal generated by the shift register.例文帳に追加

上記第２回路は、上記シフトレジスタにより形成された選択信号を用いて上記複数の第１電圧の差分に対応した２値信号を順次に出力させる。 - 特許庁

The image sensor has a plurality of pixels for accumulating charge generated by incident radiation and the circuit converts the charge accumulated in the pixels into a binary number.例文帳に追加

前記イメージセンサは、入射された放射によって生じる電荷を蓄積するための複数の画素を有し、前記回路は、画素に蓄積された電荷を二進数に変換する。 - 特許庁

A demodulation circuit 13 uses the reproduced clock to generate demodulation data from binary data with the half period of the reproduced clock as a signal processing unit, that is, perform decoding.例文帳に追加

復調回路１３は、この再生クロックを用いて、この再生クロックの半周期を信号処理単位として２値化データから復調データの生成、つまり復号化を行う。 - 特許庁

A logic 215 receives the signals from the comparators 240 and 242 and the combination circuit to generate a binary word showing the relation between the read data and the first and second boundary values.例文帳に追加

ロジック２１５は、比較器２４０、２４２及び組合せ回路からの信号を受けて、取込みデータと第１及び第２境界値との関係を表す２進ワードを発生する。 - 特許庁

A reference voltage generator circuit forms a reference signal varied in a constant voltage range wider than that of a noise level, the voltage comparator circuit compares the reference voltage formed by the reference voltage generator circuit with the noise level to form binary signals by sampling, and a latch circuit holds the output signal of the voltage comparator circuit.例文帳に追加

雑音レベルよりも大きな一定の電圧範囲において変化させられる基準信号をを基準電圧発生回路で形成し、かかる基準電圧発生回路により形成された基準電圧を用い、雑音レベルとを電圧比較回路で比較して２値信号をサンプリング形成し、この電圧比較回路の出力信号をラッチ回路に保持させる。 - 特許庁

The regulator of an alternator is equipped with a power drive circuit 75 which controls a power circuit 74 into operation state or nonoperation state, and the power drive circuit 75 puts the power circuit 74 in operation state for only a specified period being regulated by the time constant of a CR circuit 758 from the edge of the pulse signal being obtained by binary-coding the voltage generated by phase winding 31 and 32.例文帳に追加

オルタネータのレギュレータは、電源回路７４を動作状態又は非動作状態に制御する電源駆動回路７５とを備え、電源駆動回路７５は、相巻線３１，３２の発電電圧を二値化して得たパルス信号のエッジからＣＲ回路７５８の時定数で規定される所定期間だけ電源回路７４を動作状態とする。 - 特許庁

The control circuit 4 is provided with a first circuit 8A wherein binary first movement is allowed in correspondence with abnormality determination result of alcohol check and the first movement is forbidden in correspondence with the normality determination result, and a second circuit 8B wherein supply of electric current for starting the vehicle is forbidden due to the first movement of the first circuit 8A.例文帳に追加

制御回路４は、アルコールチェックの異常判定結果に対応して二値的な第１動作が許容されるが、正常判定結果に対応して前記第１動作が禁止される第１回路８Ａと、第１回路８Ａの第１動作に起因して、乗物始動用の通電が禁止される第２回路８Ｂとを備える。 - 特許庁

To accurately detect high level/low level intervals of binary input signals by eliminating noise components and to precisely demodulate modulated signals in a signal processing circuit which is used to eliminate noise in binary input signals and a demodulating circuit which is used to demodulate phase modulated signals.例文帳に追加

本発明は、２値化された入力信号のノイズを除去する信号処理回路、および、位相変調されている変調信号を復調する復調回路に関し、２値化された入力信号のハイレベル／ローレベル期間をノイズ成分を除去することにより正確に検出すること、および、変調信号を精度よく復調することを目的とする。 - 特許庁

Corresponding to each of a plurality of binary codes made by this each division, pulse duration according to the value of the binary code and serial data to generate the pulse current of the electric current value are generated and outputted to each pulse duration modulation circuit 1 connected to a control part 3 in cascade connection.例文帳に追加

この各分割によってできる複数のバイナリコードのそれぞれに対応して、当該バイナリコードの値に応じたパルス長、および電流値のパルス電流を生成するシリアルデータが生成されて、制御部３に縦続接続された各パルス幅変調回路１へ出力される。 - 特許庁

A duty correction circuit 150 pulls down the output terminal voltage of the second comparator 140 based on the first binary level signal, and pulls down the output terminal voltage of the first comparator 130 based on the second binary level signal thus creating an output signal having a corrected duty.例文帳に追加

デューティ補正回路１５０は、前記第１の二値レベル信号に基づいて第２のコンパレータ１４０の出力端子電圧をプルダウンさせ、前記第２の二値レベル信号に基づいて第１のコンパレータ１３０の出力端子電圧をプルダウンさせてデューティを補正した出力信号を生成する。 - 特許庁