「bit timing」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A selecting unit 107 selects the output of the low-speed scrambler 105 during the timing corresponding to the bit rate A in a frame and selects the output of the high speed scrambler 106, during the timing that corresponds to the bit rate B in the frame.例文帳に追加

選択部１０７は、フレーム中のビットレートＡに対応するタイミングにおいては低速スクランブラ１０５の出力を選択し、フレーム中のビットレートＢに対応するタイミングにおいては高速スクランブラ１０６の出力を選択する。 - 特許庁

A bit extract section 40 captures bits composing MSI data among output bits from a TDMA section 7 in timing designated by a timing control section 45.例文帳に追加

ビット抽出部４０は、タイミング制御部４５から指定されるタイミングでＴＤＭＡ部７からの出力ビットのうちのＭＳＩのデータを構成するビットを取り込む。 - 特許庁

The timing control unit 40 controls the timing of recording/reproducing to/from the bit carriers 15 of the magnetic head 20 by using a correlation signal outputted by the detection part 30.例文帳に追加

タイミング制御部４０は、検出部３０により出力される相関信号を用いて、磁気ヘッド２０のビット担体１５に対する記録・再生のタイミングを制御する。 - 特許庁

When the optimum timing position in the frame ri changes from n to 0 (bit missing), the optimum timing position in the frame ri can be corrected from 0 to 'none'.例文帳に追加

フレームｒｉにおける最適タイミング位置がｎから０へと変化した場合（ビット重複）は、フレームｒｉにおける最適タイミング位置を０から「無し」へと補正することができる。 - 特許庁

A timing control circuit controls the timing for reading out the data from the memory, the timing for outputting a packet from the packet processing circuit, and the timing for outputting a packet affixed with a parity bit from the parity processing circuit depending on the transmission rate of the transmission line.例文帳に追加

この時、タイミング制御回路により、伝送路の伝送レートに応じて、メモリからデータを読み出すタイミング、パケット処理回路からパケットを出力するタイミング、および、パリティ処理回路からパリティビットが付加されたパケットを出力するタイミングが制御される。 - 特許庁

To correct errors in time stamps for reproduction to synchronize reproducing timing of each bit stream of moving pictures and audios.例文帳に追加

動画像及びオーディオの各ビットストリームの再生タイミングを同期させるための再生用タイムスタンプの誤りを補正する。 - 特許庁

The bootstrap circuit 3 controls the timing to drive the bit line BLt to the negative potential, based on a boost enable signal boost_en.例文帳に追加

ブートストラップ回路３は、ブーストイネーブル信号ｂｏｏｓｔ＿ｅｎに基づいてビット線ＢＬｔを負電位に駆動するタイミングを制御する。 - 特許庁

A 3-bit period optical delay device 50, a multiplexer 48, a BPF 58, and an oscillator 60 generate a frame timing signal.例文帳に追加

３ビット期間の光遅延器５０、合波器４８、ＢＰＦ５８及び発振器６０は、フレームタイミング信号を生成する。 - 特許庁

The bit line charge circuit 16 connects the second bit line BLB to a power source VDD at a certain timing of the reading operation, and disconnects the second bit line BLB from the power source VDD before the reading operation is completed.例文帳に追加

ビット線チャージ回路１６は、読み出し動作中のあるタイミングで、第２ビット線ＢＬＢと電源ＶＤＤとを接続し、且つ、読み出し動作が終了するまでに、第２ビット線ＢＬＢと電源ＶＤＤとの接続を切断する。 - 特許庁

The sampling section 15 executes sampling at a timing as a bit center of the CPFSK signal or a time shifted from the bit center by a predetermined time.例文帳に追加

そして，サンプリング部１５は，光位相連続周波数変調（ＣＰＦＳＫ）信号のビット中心となるタイミング又はビット中心から所定時間ずれた時間においてでサンプリングを行う。 - 特許庁

A write timing control apparatus 118 reads the bit stream including the encoded data from the temporary storage device 117 only during processing of the in-frame encoding and records the bit stream to a disk medium 115.例文帳に追加

書き込みタイミング制御装置１１８は、フレーム内符号化の処理中にのみ一時記憶装置１１７より符号化データを含むビットストリーム読み出してディスクメディア１１５に記録する。 - 特許庁

After the display adjustment, the timing control device changes the logic state of the data enable signal so that the timing control device can receive the primary color signal with its original display bit arrangement.例文帳に追加

表示調整の後に、タイミング制御装置が元の表示ビット配列を有する原色信号を受信できるように、タイミング制御装置はデータ・イネーブル信号の論理状態を変更する。 - 特許庁

A timing control circuit sets a word line selected by the output signal from the write dummy bit in a non-selection state.例文帳に追加

タイミング制御回路は、上記書き込みダミービットからの出力信号により選択されたワード線を非選択状態にする。 - 特許庁

Thus, a timing margin for phase comparison can be increased and phase comparison of signals with high speed bit rate is possible.例文帳に追加

これにより、位相比較のためのタイミングマージンを増大させることができ、高速ビットレートの信号の位相比較が可能になる。 - 特許庁

To provide a semiconductor memory where a pair of bit line and a pair of input/output line can be connected with optimum timing.例文帳に追加

ビット線対とデータ入出力線対とを最適なタイミングで接続することのできる半導体記憶装置を提供する。 - 特許庁

Furthermore, the transmission timing of data is adjusted by extending a time interval of data by one bit, whose sign is changed.例文帳に追加

また、データの送出タイミングの調整は、符号の変化した１ビット分のデータの時間間隔を伸張するようになされる。 - 特許庁

To provide a semiconductor memory device hardly causing malfunction even when there is a leak current in a bit line, and to provide a timing control method thereof.例文帳に追加

ビット線にリーク電流があっても誤動作が生じにくい半導体記憶装置及びその制御方法を提供する。 - 特許庁

A tail bit is stored in a fixed value buffer 202, and switching of a changeover switch 203 is controlled to replace decoded information outputted from a SOVA decoder 201 with the tail bit stored in the fixed value buffer 202 in timing with decoding the tail bit.例文帳に追加

固定値バッファ２０２にテールビットを記憶し、切替スイッチ２０３を切替制御して、テールビットを復号するタイミングで、ＳＯＶＡ復号器２０１から出力された復号情報を固定値バッファ２０２に記憶されているテールビットに置換える。 - 特許庁

Error detection of data is performed by contrasting data output by a timing signal output by the first 2 bit data count 6-1 and the second 2 bit data count 6-2 with data to be output by a normal one bit length unit.例文帳に追加

この第１の２ビットデータカウント６−１と第２の２ビットデータカウント６−２の出力するタイミング信号によって出力されたデータを通常の１ビット長単位で出力されるデータと対比することで、データの誤検出を行う。 - 特許庁

The timing signal generating device 22 extracts a bit clock from the received sound signal, generates a timing signal of the same period as a vertical synchronizing signal of a two-dimensional video displayed on the television receiver 21 and transmits the timing signal to shutter eyeglasses 23.例文帳に追加

タイミング信号生成装置２２は、受信した音声信号からビットクロックを抽出し、テレビジョン受像機２１に表示される２次元映像の垂直同期信号と同一周期のタイミング信号を生成し、シャッタメガネ２３に送信する。 - 特許庁

A write data conversion circuit 230 generates write data from bit data input from the same data input/output terminal in a plurality of j bit data sets input at different timing.例文帳に追加

書込みデータ変換回路２３０は、異なるタイミングで入力される複数のｊビットのデータの組において、同一のデータ入出力端子から入力されるビットデータから書込みデータを生成する。 - 特許庁

The magnetic recording medium using a bit-patterned medium 10 having a plurality of bit carriers 15 made of magnetic substances disposed on a magnetic recording medium is provided with a magnetic head 20, a detection part 30, and a timing control unit 40.例文帳に追加

磁性体からなるビット担体１５が磁気記録媒体上に複数配置されるビットパターンドメディア１０を用いた磁気記録装置は、磁気ヘッド２０と検出部３０とタイミング制御部４０とからなる。 - 特許庁

Semiconductor memory includes: selector elements configured to turn one main bit line on at different timing to each other; and sub bit lines coupled to each of the selector elements; a memory cell coupled to each of the sub bit lines, and a constant electric potential line juxtaposed to the main bit line and coupled to a constant electric potential.例文帳に追加

１つの主ビット線に互いに異なるタイミングでオン駆動するセレクタ素子及び当該セレクタ素子のそれぞれに接続された副ビット線を介して当該副ビット線のそれぞれにメモリセルが接続され、当該主ビット線に並置されるとともに固定電位に接続された固定電位線が設けられていること。 - 特許庁

A timing control circuit performs a series of the control iteratively 2^k times and a high-order (n)-bit output of the second binary counter is fetched.例文帳に追加

タイミング制御回路は、この一連の制御を２^ｋ回繰り返して行い、第２のバイナリカウンタの上位ｎビット出力を取り込む。 - 特許庁

The electric potential of these dummy bit lines is detected by a voltage detection circuit (52), and the timing for activating the sense amplifier (30) or the like is determined.例文帳に追加

これらのダミービット線の電位を電圧検出回路（５２）で検出して、センスアンプ（３０）の活性化などのタイミングを決定する。 - 特許庁

To provide a serial variable output by serial data of a timing pulse where the bit number of the serial data and the number of gates are decreased.例文帳に追加

シリアルデータのビット数とゲート数を削減することのできるタイミングパルスのシリアルデータによるシリアル可変出力装置を提供する。 - 特許庁

To reduce the processing load on a processor and enable constituent components of a bit stream processor to obtain required information each at an adequate timing.例文帳に追加

プロセッサの処理負荷を軽減しつつ、ビットストリーム処理装置の構成各部が必要な処理情報を適切なタイミングで得ることである。 - 特許庁

Also, bit lines BL, /BL are charged to the power source potential VDD by a timing control circuit 60, after that, the word line WL is driven.例文帳に追加

また、タイミング制御回路６０によってビット線ＢＬ，／ＢＬを電源電位ＶＤＤに充電し，その後ワード線ＷＬを駆動する。 - 特許庁

To provide a MRAM which can read information of memory cells of different addresses connected to the same bit line in arbitrary timing.例文帳に追加

同じビット線に接続されている、異なるアドレスのメモリセルの情報を任意のタイミングで読み出すことが可能なＭＲＡＭを提供する。 - 特許庁

The operation timing of a sense amplifier provided for each of adjacent pair of bit lines is shifted by the control circuits 110 and 112.例文帳に追加

制御回路１１０および１１２により、隣接するビット線対のそれぞれに対して設けられるセンスアンプの動作タイミングをずらす。 - 特許庁

Although a value to be latched is predicted to be within a prescribed range in some latch timing by the latch circuit 26, an 8-bit value to be inputted to the CPU 40 can not be predicted even by latch timing because the bit sequence change bus 28 changes a bit sequence and the value is inputted to the data input terminals D0 to D7 of the CPU 40.例文帳に追加

ラッチ回路２６によるラッチのタイミングによっては、ラッチされる値は所定の範囲内になると予測可能となるが、ビット順列変更バス２８によりビットの順列が変更されてＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７に入力されるから、ＣＰＵ４０に入力される８ビットの値はラッチのタイミングによっても予測することができない。 - 特許庁

With such constitution, the write data signals are directly output to the readout bit line pairs RBL, RBLB from the pull-up circuit 100, even if potential differences of signals output to the readout bit line pairs RBL, RBLB from selected bit line pairs BLj, BLBj are not sufficient, by a lag between drive timing of wordlines WLi and selection timing of the bit line pairs BLj, BLBj by selection signals RYj.例文帳に追加

これにより、ワード線ＷＬｉの駆動タイミングと選択信号ＲＹｊによるビット線対ＢＬｊ，ＢＬＢｊの選択タイミングのずれによって、選択されたビット線対ＢＬｊ，ＢＬＢｊから読み出しビット線対ＲＢＬ，ＲＢＬＢに出力される信号の電位差が十分でなくても、プルアップ回路１００から読み出しビット線対ＲＢＬ，ＲＢＬＢに書き込みデータ信号が直接出力される。 - 特許庁

On the other hand, a V driver 40 is provided with a demultiplexer circuit 42, which demultiplexes 4-bit signals b_0-b_3 subjected to time division multiplexing into the original timing signals XV1-XV4 and the timing signals XTG1A, XTG1B, XTG3A, XTG3B.例文帳に追加

一方、Ｖドライバ４０に多重分離回路４２を設け、この多重分離回路４２により時分割多重化した４ビットの信号ｂ_0 〜ｂ_3 から元のタイミング信号XV1 〜XV4 、タイミング信号XTG1A,XTG1B,XTG3A,XTG3B を分離する。 - 特許庁

In timing signals output from a shift resistor 141 with a k-bit line, a timing signal corresponding to data for signal selection held at a SRAM part is selected by a selector 144 and output.例文帳に追加

シフトレジスタ１４１からｋビットのラインで出力されたタイミング信号のうち、ＳＲＡＭ部で保持している信号選択用データに対応するタイミング信号をセレクタ１４４で選択して出力する。 - 特許庁

Moreover, the measuring device 102 inputs the prescribed data to the prescribed Bit of the input register 121 by shifting the input timing bit by bit, reads it through a selector 113, and confirms whether the inputted data are written correctly.例文帳に追加

そして測定装置１０２は、入力レジスタ１２１の所定のＢｉｔに対し、所定のデータを、入力タイミングを少しずつずらしながら入力するとともに、それを、セレクタ１１３を介して読み取り、入力したデータが正しく書き込まれているかを確認する。 - 特許庁

In the same manner, the tail bit is stored in a fixed value buffer 206, and switching of a changeover switch 207 is controlled to replace decoded information outputted from a SOVA decoder 205, with the tail bit stored in the fixed value buffer 206 in timing with decoding the tail bit.例文帳に追加

同様に、固定値バッファ２０６にテールビットを記憶し、切替スイッチ２０７を切替制御して、テールビットを復号するタイミングで、ＳＯＶＡ復号器２０５から出力された復号情報を固定値バッファ２０６に記憶されているテールビットに置換える。 - 特許庁

Thus, a temporal margin is produced between the generating timing of the TPC bit and the inserting timing of the TPC bit to the transmission signal, resulting that when a mobile station moves and a distance from the base station is increased, the transmission power can accurately be controlled without a delay.例文帳に追加

したがって、ＴＰＣビットの生成タイミングと、このＴＰＣビットの送信信号への挿入タイミングとの間に、時間的に余裕が発生し、結果的に移動局が移動して基地局との間の距離が大となっても、遅延なく正確に送信電力の制御が可能となる。 - 特許庁

To provide an error code addition controller that instructs an error code addition circuit adding an error bit to a signal on timing of addition of the error bit, efficiently generates the impartial timing for the error code at a low cost with a simple circuit configuration.例文帳に追加

信号中にエラービットを付加する誤り符号付加回路に対してエラービットを付加するタイミングを指示する誤り符号付加制御装置において、誤り符号の偏りのないタイミングを効率よく生成し、さらに、単純な回路構成によって低コストで実現可能にする。 - 特許庁

For a part of 1-bit registers to which simulation is performed, simulation is performed at first to four 1-bit registers under some operating conditions out of a plurality of operating conditions contained in the timing library, and the one whose obtained delay value and timing constraint value are the maximum is chosen.例文帳に追加

シミュレーションが行われる一部の１ビットレジスタは、まず、４つの１ビットレジスタについて、タイミングライブラリに含まれる複数の動作条件のうちの一部の動作条件でシミュレーションが行われ、それにより求められた遅延値やタイミング制約値が最大であるものが選択される。 - 特許庁

A bit embedding timing determination circuit 13 determines timing for embedding bits 102 for starting synchronous compression coding in a speech baseband signal 101 outputted from a speech baseband signal transmission system circuit 11, and determines at what timing of the input speech baseband signal 101 to make a speech compression system circuit 12 perform compression coding, and directs the timing to a bit superposition circuit 14.例文帳に追加

ビット埋め込みタイミング決定回路１３は音声ベースバンド信号送出系回路１１から出力される音声ベースバンド信号１０１に同期圧縮符号化スタートのためのビット１０２を埋め込むタイミングを決定し、音声ベースバンド信号１０１の入力のどのタイミングで音声圧縮系回路１２に圧縮符号化させるかを決定し、そのタイミングをビット重畳回路１４へ指示する。 - 特許庁

An inversion timing of a bit signal that is the minimum unit in the navigation message is detected, and a time proposal of the inversion timing allowed in the time of the positioning system is found at first based on the inversion timing and a time counted during a non-receiving condition of the navigation message.例文帳に追加

航法メッセージの最小単位であるビット信号の反転タイミングを検出し、該反転タイミングおよび航法メッセージの非受信中に計時されていた時刻とを基に測位系時刻における採り得る反転タイミングの時刻候補をまず求める。 - 特許庁

A sense enable-signal of the sense amplifier 5 is generated in accordance with timing with which the dummy sense amplifier 8 being in an enable-state performs sense of the dummy bit line 6.例文帳に追加

イネーブル状態にあるダミーセンスアンプ８がダミービット線６のセンスを行うタイミングに応じてセンスアンプ５のセンスイネーブル信号を生成する。 - 特許庁

A user information source 110 reports an average bit rate, the generation timing (phase) of user information and a generation interval when requesting the connection of a novel call.例文帳に追加

ユーザ情報源１１０は、新規呼の接続要求時に、平均ビットレートとユーザ情報の発生タイミング（位相）と発生間隔とを申告する。 - 特許庁

The semiconductor memory device is provided with a memory array, word lines, bit line pairs, a sense amplifier, a dummy cell row, an address control part and a timing generating circuit.例文帳に追加

本発明の半導体記憶装置は、メモリセルアレイ、ワード線、ビット線対、センスアンプ、ダミーセル列、アドレス制御部、タイミング発生回路を具備する。 - 特許庁

An AND circuit 16 detects whether or not the pre-pit synchronous-bit are obtained in a window set by a timing generator 14 at every synchronous-frame.例文帳に追加

アンド回路１６はシンクフレームごとに、タイミング発生器１４で設定されたウインドウ内にプリピット同期ビットが得られるかどうかを検出する。 - 特許庁