「bit timing」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

A timer 41 selects a predetermined set value based on an instruction from CPU 43 every at a bit at which the CPU 43 controls a communication and adjusts an interruption timing based on the set value.例文帳に追加

タイマ４１は、CPU４３が通信を制御するビット毎に、CPU４３からの指示に基づいて所定の設定値を選択し、設定値に基づいて割り込みタイミングを調節する。 - 特許庁

To provide a digital communication system wherein a reception station side can more simply recover a carrier and a bit timing signal and to provide a transmission station and a reception station.例文帳に追加

受信局側において、搬送波やビットタイミング信号をより簡易に再生することのできるデジタル通信システム、送信局及び受信局を得ることを目的とする。 - 特許庁

A buffer section 2 outputs the corresponding frame of an inputted original bit stream A at the lag time tp of the same timing as that of the frame of a converted bit stream (a) which is outputted by means of a transcoder 1 by performing code conversion on the stream A inputted to the transcoder 1.例文帳に追加

バッファ部３は、トランスコーダ１が入力した原ビットストリームＡを符号変換して出力する変換ビットストリームａのフレームと同一タイミングの遅れ時間ｔｐで、入力した原ビットストリームＡの対応するフレームを出力している。 - 特許庁

When the gradation bit number m of the gradation data is smaller than the composite gradation bit number M, the shift register 12 resets interior data in advance, and the SCLK counter 17 rests the number of counts at timing in which the number of counts reaches 2^m times.例文帳に追加

そして、階調データの階調ビット数ｍが構成階調ビット数Ｍよりも小さい場合には、シフトレジスタ部１２は、予め内部データをリセットするとともに、ＳＣＬＫカウンタ１７は、カウント数が２^m回に達したタイミングで、カウント数をリセットする。 - 特許庁

In this case, a validity discrimination section 1h compares a high-order 2-bit of a time counter 1i with a high-order 2-bit of a scheduling time to decide the validity of the scheduling time and registers a shaping ID to a timing table 1c on the basis of the result.例文帳に追加

このとき、有効性判定部１ｈは、時刻カウンタ１ｉの上位２ビットとスケジューリングタイムの上位２ビットの比較により、スケジューリングタイムの有効性を判定し、その結果に基づいてシェーピングＩＤをタイミングテーブル１ｃに登録する。 - 特許庁

Then the bit error detecting means 21 compares the demodulated data DA1 and DA2 with each other in the same timing according to the synchronizing signals and displays occurrence of bit errors to the digital broadcast receivers 30 and 40 when they do not match each other.例文帳に追加

そして、ビットエラー検出手段２１は、同期信号ＳＹＮ１，ＳＹＮ２に基づいて同じタイミングで復調データＤＡ１，ＤＡ２を相互に比較し、不一致であるときデジタル放送受信器３０，４０におけるビットエラーの発生を表示する。 - 特許庁

This semiconductor memory includes control circuits 110 and 112 controlling a sense amplifier signal for driving a sense amplifier corresponding to an odd numbered pair of bit lines and operation timing of a sense amplifier corresponding to an even numbered pair of bit lines.例文帳に追加

本発明の半導体記憶装置は、奇数番目のビット線対に対応するセンスアンプを駆動するためのセンスアンプ信号と偶数番目のビット線対に対応するセンスアンプとの動作タイミングを制御する制御回路１１０および１１２を含む。 - 特許庁

In an exchange timing detection in an initial state of a network of this packet exchange network, a reception node 2-0 alternately receives a bit synchronization pattern sent from a transmission node 1-0 and an idle pattern sent from a transmission node 2-1, detects an exchange timing of a packet exchange 3 through the detection of a change point of the patterns and stores the timing.例文帳に追加

ネットワークの初期状態における交換タイミング検出動作では受信ノード２−０が送信ノード１−０から送られたビット同期パターンと送信ノード２−１から送られたアイドルパターンとを交互に受信し、パターンの変化点の検出でパケット交換機３の交換タイミングを検出して記憶する。 - 特許庁

In this information recording and reproducing device, by presenting information with a phase difference/frequency difference, information is recorded and reproduced in the timing to change an amplitude and by controlling the timing to change the amplitude, the bit inverting interval is suppressed.例文帳に追加

本発明は、情報記録再生装置において、情報を位相差・周波数差であらわすことにより、振幅が変化するタイミングで情報を記録再生し、かつ、振幅が変化するタイミングを制御することでビット反転間隔を抑える。 - 特許庁

When the total of the bit rates received by the control objects at the same timing is not below a receivable band of the control objects (S303: NO), the control object for changing the timing for generating the I picture is determined (S304).例文帳に追加

そして、同一タイミングにおける制御対象が受信するビットレートの合計が、制御対象の受信可能帯域以下でない場合には（Ｓ３０３：ＮＯ）、Ｉピクチャを生成するタイミングを変更させる制御対象を決定する（Ｓ３０４）。 - 特許庁

A 1-bit A/D converter 12 converts a received signal whose frequency is down-converted to the intermediate frequency into binary data, and a timing oscillator 13 provides an output of a timing signal whose frequency is selected in the vicinity of an intermediate frequency.例文帳に追加

位相抽出回路において、位相変調された受信信号を中間周波数に落とした段階でサンプリングし、その時のサンプリング周波数を中間周波数の近傍に選と、サンプリングデータ列の一箇所に連続部分が出現する。 - 特許庁

The device includes memory elements MC arranged at cross points of word lines WL and bit lines BL, a write driver WD supplying a writing current to the bit line BL, a writing control circuit WC controlling operation of the write driver WD, and a timing signal generating circuit 13 supplying a timing signal TS to the writing control circuit WC.例文帳に追加

ワード線ＷＬとビット線ＢＬの交点に配置された記憶素子ＭＣと、ビット線ＢＬに書き込み電流を供給するライトドライバＷＤと、ライトドライバＷＤの動作を制御する書き込み制御回路ＷＣと、書き込み制御回路ＷＣにタイミング信号ＴＳを供給するタイミング信号生成回路１３とを備える。 - 特許庁

A comparator 22 compares the mismatched bit number 112 with an error permission bit number 114 stored in an error permission memory 20 to generate a phase detection signal 116, and a timing control circuit 24 corrects the phase of a data incorporating clock 120 on the basis of the signal 116.例文帳に追加

比較器22では、不一致ビット数112と誤り許容メモリ20に格納されている誤り許容ビット数114とを比較して位相検出信号116を生成し、タイミング制御回路24では位相検出信号116に基づいてデータ取り込みクロック120の位相を補正する。 - 特許庁

A timing control part 6 synchronizes with a reference clock, outputs a clock according to the bit rate of input data, and increases and decreases only one cycle of the clock which shifts the input data when a shift amount exceeds a predetermined limit processing bit for adjustment.例文帳に追加

タイミング制御部６は、リファレンスクロックと同期が取れ、入力データのビットレートに応じたクロックを出力し、このクロックの周期を、シフト量が所定の限界処理ビットを超えたときに入力データをシフトするクロックの１周期だけ増減して調整する。 - 特許庁

In an input parallel conversion circuit 62, the information bits input at the (q) bit units are stored in a buffer, and the information bits in mp bit parts are output in the stored order in the stored information bits at the timing of excesses over mp bits of the quantities of storages.例文帳に追加

入力パラレル変換回路６２においては、qビット単位で入力される情報ビットがバッファに蓄積され、蓄積量がmpビットを超えたタイミングで、蓄積された情報ビットのうち、蓄積された順にmpビット分の情報ビットが出力される。 - 特許庁

To provide a trigger signal generation circuit of a bit error measuring instrument capable of obtaining a trigger signal by providing only one comparator for a 16-bit parallel signal to perform pattern detection and re-timing a coincidence output pulse of the comparator with a fast clock signal.例文帳に追加

16ビットの並列の信号に対してコンパレータを１個だけ設けてパターン検出を行い、コンパレータの一致出力パルスを高速クロック信号でリタイミングすることによってトリガー信号を得られるビットエラー測定装置のトリガー信号発生回路を提供する。 - 特許庁

A timing circuit 13 controls the timing at which a bit line separation signal BLIb inputted from one side of input terminals is outputted to a memory mat 7 by an external signal EXTSIG inputted from the other side of the input terminals.例文帳に追加

タイミング回路１３は、一方の入力端子からビット線分離信号ＢＬＩｂを入力し、このビット線分離信号をメモリマット７に出力するタイミングを、他方の入力端子から入力される外部信号ＥＸＴＳＩＧによって制御する。 - 特許庁

Internal read-out operation is started before timing of an external input clock of which the least significant bit A0 of address data is recognized for normal output timing of read-out data, and data on continued two or more logical addresses are read out simultaneously.例文帳に追加

読み出しデータの通常の出力タイミングに対して、内部読み出し動作を、少なくともアドレスデータの最下位ビットＡ０が認識される外部入力クロックのタイミングより前に開始させ、二つ以上の連続する論理アドレス上のデータを同時に読み出させる。 - 特許庁

In radio equipment 8 for automatic meter-reading system, a wireless master station 81 and a wireless slave station 82 respectively hold bit synchronizing timing used for last receiving in memories 26 and 36.例文帳に追加

自動検針システム用無線装置８において、無線親局８１および無線子局８２は、それぞれ前回の受信時に使用したビット同期タイミングをメモリ２６、３６に保持している。 - 特許庁

That is, the drive power source Viid of the sense amplifier is switched from the first power source Vdd to the second power source with timing 2 at which a potential of a dummy bit line of a H level reaches a potential of a second power source.例文帳に追加

即ち、Ｈレベルのダミービット線の電位が、前記第２の電源の電位に達するタイミングＴ２で、センスアンプの駆動電源Viidを第１の電源Vddから第２の電源Viicに切り替える。 - 特許庁

An inter-segment de-shuffle circuit 352 supplies a code to the q-bit MF recovery means 353 or the ADRC decoding circuit 355 in different timing between the recovery case and the non-recovery case.例文帳に追加

セグメント間デシャフル回路３５２は、リカバリする場合とリカバリしない場合とで、異なるタイミングでｑビットＭＦリカバリ手段３５３またはＡＤＲＣ復号回路３５５にコードを供給する。 - 特許庁

A network ID error bit-counting unit 70 adds the number of different bits for each input timing, and performs addition processing for the number of samples to obtain the sum total for each known network ID.例文帳に追加

ネットワークＩＤ誤りビット計数部７０は、既知のネットワークＩＤ毎に、異なるビット数をその入力タイミング毎に加算し、サンプル数分の加算処理を行って総和を求める。 - 特許庁

The transmission frame generating section 14 reads the code series stored in the memory 14a at a timing regulated by a clock signal outputted from a clock selection section 12 to adjust the bit rate.例文帳に追加

送信フレーム作成部１４は、メモリ１４ａに格納した符号系列をクロック選択部１２が出力するクロック信号により規定されるタイミングで読み出してビットレートを調整する。 - 特許庁

A timing controller 112h uses the signal control method and includes a logic gate (AND) 126, a 4-bit counter 128, and an output module 124.例文帳に追加

また、当該信号制御方法を利用したタイミングコントローラ１１２ｈであって、ロジックゲート（ＡＮＤ）１２６と４ビットカウンタ１２８と出力モジュール１２４とを含んでいるもの等を提供する。 - 特許庁

To provide a synchronous timing reproducing device and the like, by which bit synchronization and frame synchronization of frame data transmitted via a data transfer line can be carried out simultaneously, thereby improving data transfer efficiency.例文帳に追加

データ伝送線を介して伝送されたフレームデータのビット同期とフレーム同期を同時に行なえ、データの伝送効率を高くすることができる同期タイミング再生装置等を提供する。 - 特許庁

The storage portion 130 stores cqi-pmi-ConfigIndexes where intervals of transmission timing of up link control information are equal by grouping and stores a bit map showing an allocation state of each cqi-pmi-ConfigIndex for each group.例文帳に追加

記憶部１３０は、上りリンク制御情報の送信タイミングの間隔が等しいcqi-pmi-ConfigIndexをグループ化して記憶するとともに、各cqi-pmi-ConfigIndexの割り当て状態を示すビットマップをグループ毎に記憶する。 - 特許庁

Therefore, dropping timing to the crossing part is different according to the situation such as the number or the like of captured game balls, and the probability of arrival at a bit hit lottery portion is increased or reduced.例文帳に追加

このため、取り込まれる遊技球の個数等の状況に応じて交差部への落下タイミングを異ならせ、大当たり抽選部への到達確率を増減することができる。 - 特許庁

To generate a jitter-free single optical clock pulse with accurate timing using a simple circuit configuration from a high rate optical pulse train, without lowering the bit utilization efficiency of a packet.例文帳に追加

高速な光パルス列から、パケットのビット利用効率を低減させることなく、簡易な回路構成にて、正確なタイミングで、ジッタのない単一光クロックパルス信号を発生させる。 - 特許庁

To provide a muting circuit that can prevent production of a switching noise even when muting is applied to an audio signal encoded into a 1-bit digital signal in an optional timing.例文帳に追加

１ビットデジタル信号に符号化されたオーディオ信号に対して任意のタイミングでミューティングをかけても切り換えノイズの発生を防止することのできるミューティング回路を提供する。 - 特許庁

The bit rate changeover controller part 92 receives inputs for a scheduled recording time of the video signal and a recordable capacity of the disk, and calculates the timing for changing over the video recording mode.例文帳に追加

ビットレート切替制御部９２は、前記映像信号の録画予定時間および前記ディスクに記録可能な容量の入力を受けて、録画モードを切り替えるタイミングを計算する。 - 特許庁

To provide a test circuit detecting whether a bit error takes place in retiming data outputted from a CDR circuit when an input timing of serial data is changed.例文帳に追加

シリアルデータの入力タイミングが変化した場合に、ＣＤＲ回路から出力されるリタイミングデータにビットエラーが発生するかどうかを検出することができるテスト回路を提供する。 - 特許庁

When a start edge timing (a start timing) of transmission data TXD start bit is detected, the transceiver samples the transmission data TXD at the time of second sampling edge after the start timing using a sampling SCK having four sampling edges per one bus clock BCK cycle after synchronizing to the bus clock BCK, and afterwards, samples (latches) the transmission data TXD at every four sampling edge timing.例文帳に追加

送信データＴＸＤのスタートビットの開始エッジのタイミング（開始タイミング）が検出されると、バスクロックＢＣＫに同期し、そのバスクロックＢＣＫの１周期当たり４個のサンプリング用エッジを有するサンプリングＳＣＫを用い、開始タイミングを起点として２個目のサンプリング用エッジのタイミングで送信データＴＸＤをサンプリングし、以後、４個目のサンプリング用エッジのタイミング毎に、送信データＴＸＤをサンプリング（ラッチ）する。 - 特許庁

If detecting the start of the transmission of the serial data 24 on the basis of the strobe signal 27, a demodulation-clock-signal generating part 33 generates a demodulation clock signal 36 that has the same signal waveform as that of the synchronization clock signal 26, rises at predetermined timing within a data period of each bit of the serial data 24, and indicates timing of reading data of each bit of the serial data 24.例文帳に追加

復調用クロック信号生成部３３は、ストローブ信号２７に基づいてシリアルデータ２４の伝送の開始を検出すると、同期用クロック信号２６と同じ信号波形を有し、かつシリアルデータ２４の各ビットのデータの周期内の予め定めるタイミングで立上り、シリアルデータ２４の各ビットのデータを読込むタイミングを表す復調用クロック信号３６を生成する。 - 特許庁

The radio mobile set for transmitting and receiving data with a base station compares the reception electric field intensities of a plurality of antennas by using the timing of a collision control bit which does not have to be received among collision control bits (E) in a sub frame or the timing of the collision control bit and a ramp (a guard time for burst transient response), and selects an antenna of a larger electric field intensity.例文帳に追加

基地局との間でデータを送受信する無線移動機において、サブフレーム中の衝突制御ビット（Ｅ）のうち、受信する必要のない衝突制御ビットのタイミングまたは衝突制御ビットと、ランプ（バースト過度応答用ガード時間）のタイミングを用いて複数のアンテナの受信電界強度を比較し、電界強度のより大きい方のアンテナを選択する。 - 特許庁

a switch 8 switches the 1-bit mute pattern signal a, generated by a mute pattern generator 4, to a 1-bit mute pattern signal b, generated by a mute pattern generator 5 and delayed by a delay line 7, at a specified timing depending on a control signal S_2 from the controller 11.例文帳に追加

制御装置１１からの制御信号Ｓ2に基づいた所定のタイミングで切り換え装置８は、ミュートパターン発生器４によって生成される１ビットミュートパターン信号ａを、ミュートパターン発生器５によって生成されてディレーライン７でディレーされた１ビットミュートパターン信号ｂへと切り換える。 - 特許庁

In the state of reading operation, with timing after the sense amplifier 11 is started and before the data line DL and the bit line BL are connected with each other by the switch 12, the additional capacity C1 and the bit line BL are connected with each other by the switch Qn7.例文帳に追加

読み出し動作状態において差動増幅型センスアンプ１１が起動された後であってカラム選択スイッチ１２によってデータ線ＤＬとビット線ＢＬとが接続される前に、容量制御スイッチＱｎ７によって付加容量Ｃ１とビット線ＢＬとが接続される。 - 特許庁

A video signal processing apparatus comprises a clock run-in detection unit 21 for detecting a clock run-in signal, and a start bit detection unit 22 which performs the detection processing of the start bit in the real caption information according to timing when the clock run-in signal is detected by the clock run-in signal detection unit 21.例文帳に追加

クロックランイン信号を検出するクロックランイン検出部２１と、クロックランイン検出部２１においてクロックランイン信号を検出したタイミングに応じて、実キャプション情報のスタートビットの検出処理を行うスタートビット検出部２２と、を備えることで上記課題を解決する。 - 特許庁

To solve the problem, wherein a replica bit line is rapidly drawn out by a leak current of a dummy cell, and wherein desired start timing of a sense amplifier cannot be obtained, in a semiconductor storage device having a memory array, a sense amplifier circuit, a replica circuit connected to the replica bit line, the dummy cell, and a sense amplifier control circuit.例文帳に追加

メモリアレイと、センスアンプ回路と、レプリカビット線に接続されたレプリカ回路、ダミーセルおよびセンスアンプ制御回路とを有する半導体記憶装置であって、レプリカビット線をダミーセルのリーク電流により速く引き抜いてしまい、所望のセンスアンプ起動タイミングが得られない。 - 特許庁

The result of accumulation of a plurality of bits in an accumulation part of a driving waveform generating circuit is set at such a prescribed set value that a value, which is expressed by a specific higher-order bit in prescribed setting timing through the use of a floor signal, is not zero and that all lower-order bits except the specific higher-order bit are zero.例文帳に追加

駆動波形生成回路の累算部における複数ビットの累算結果を、フロア信号を用いて所定の設定タイミングにおいて特定の上位ビットで表される値がゼロではなく、特定の上位ビット以外の下位ビットがすべてゼロになるような所定の設定値に設定する。 - 特許庁

Then, one bit-clock signal most suitable for strobing a binary signal waveform whose strobing timing is shifted by the fluctuation of the group delay time is selected from the group of the plurality of bit clocks having shifted phases and a processing for strobing data is successively performed by using it.例文帳に追加

そして群遅延時間の変動によりストローブタイミングがずれた２値化信号波形をストローブするのに最も適したビットクロック信号をこれら複数の位相をずらしたビットクロック群の中から１つ選択し、これを用いてデータストローブする処理を逐次行うようにした。 - 特許庁

Since the delay caused by the signal line between a register 101 which outputs the data #1 of leading bit of n-bit parallel data #1-∼ and a latch circuit 6 or the gate of an amplifier circuit 3 can be eliminated by shortening the signal line, the outputting timing of the data #1 becomes earlier.例文帳に追加

ｎビットのパラレルデータ＃１〜＃ｎの先頭ビットのデータ＃１を出力するレジスタ１０_1とラッチ回路６との間の信号線を短くすることによって、信号線による遅延や増幅回路３のゲートによる遅延をなくすことができるため、先頭ビットのデータ＃１の信号が出力されるタイミングが早まる。 - 特許庁

A control part 10 of a MIDI-adaptive device 100 controls the timing of MIDI data supply to a communication part 50 so that the bit rate of the transmission of MIDI data through a high-speed interface is as high as the bit rate of the transmission of the MIDI data through a MIDI interface.例文帳に追加

ＭＩＤＩ対応装置１００の制御部１０は、高速インタフェースを介してＭＩＤＩデータを送信する場合のビットレートが、ＭＩＤＩインタフェースを介してＭＩＤＩデータを送信する場合のビットレートと一致するように、通信部５０へのＭＩＤＩデータ供給タイミングを制御する。 - 特許庁

This invention is related to a data transmission method and apparatus between a timing controller and a source driver, which additionally has a bit error rate test (BERT) function for sensing an error rate in real time when data is transmitted and received between the timing controller and the source driver.例文帳に追加

本発明は、タイミングコントローラとソースドライバの間のデータ送受信時のエラー率をリアルタイムに感知するためのビットエラー率テスト（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ Ｔｅｓｔ：ＢＥＲＴ）機能が追加されたタイミングコントローラとソースドライバの間のデータ伝送方法及び装置に関する。 - 特許庁

In the case of sampling the Ich signal and the Qch signal recorded in a sampling data recording section 20, when an optimum timing position in a frame ri changes from 0 to n (bit missing), the optimum timing position in the frame ri can be corrected from n to '0 and n'.例文帳に追加

サンプリングデータ記録部２０に記録されたＩｃｈ信号およびＱｃｈ信号のサンプリングに際し、フレームｒｉにおける最適タイミング位置が０からｎへと変化した場合（ビット欠け）は、フレームｒｉにおける最適タイミング位置をｎから「０およびｎ」へと補正することができる。 - 特許庁

A decision is made whether development of bit map has ended at a predetermined timing or not and if it has not ended at the predetermined timing, resist rollers 12a, 12b are stopped using an electromagnetic clutch 68 and a stepping motor 51 is also stopped to stop carry rollers 37, 38 thus stopping carriage of the sheet P.例文帳に追加

所定のタイミングで、ビットマップ展開が終了しているか否かを判断し、終了していない時は電磁クラッチ６８を用いてレジストローラ１２ａ、１２ｂを停止させ、且つ、ステッピングモータ５１を停止させることにより、搬送ローラ３７，３８を停止させ、用紙Ｐの搬送を停止する。 - 特許庁