「bit timing」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

An error correction circuit 180 allows the timing of the uncorrected encoded signal to coincide with that of the error correcting pulse, corrects the uncorrected encoded signal by inverting an error bit in the uncorrected decoded signal by the error correcting pulse and generates a corrected decoded signal.例文帳に追加

誤り訂正回路１８０は、訂正前復号信号と誤り訂正パルスのタイミングを一致させた上で誤り訂正パルスによって訂正前復号信号中の誤りビットを反転させることにより、訂正前復号信号を訂正して訂正後復号信号を生成する。 - 特許庁

A potential outputted from the dummy memory cells DMC selected by the dummy wordline DWL to a dummy bit line DBL, is monitored by a comparison circuit 24, and a comparison signal CMP of a comparison result is given to a timing signal generating circuit 22 when the potential becomes a reference voltage REF or lower.例文帳に追加

ダミーワード線ＤＷＬで選択されたダミーメモリセルＤＭＣからダミービット線ＤＢＬに出力される電位を比較回路２４で監視し、参照電圧ＲＥＦ以下になったときに比較結果の出力信号ＣＭＰをタイミング信号生成回路２２に与える。 - 特許庁

In consideration of phenomenon in which upper and lower asymmetry of the reproduced signal is changed according to time deviation, when recording is performed, influence of asymmetry of the reproduced signal is suppressed by changing previously timing of a rise edge and a fall edge of a recording current, and the bit error rate can be improved.例文帳に追加

再生信号の上下非対称性が時間的なずれに変化する現象に注目し，記録する際に，予め，記録電流の立ち上がりエッジと立ち下りエッジのタイミングを変えることで，再生信号の非対称性の影響を抑え，ビットエラーレートの改善を図ることが可能である。 - 特許庁

Logical value outputs of F/F2 and F/F3 holding received data on the basis of the synchronous system clock are compared with each other by a comparator 4 and an identical logical continuation frequency monitoring part 7 detects the bit width from the counted value outputted by the counter 5 by referring to the frequency table 6 at a timing when the logical outputs are mismatched.例文帳に追加

同期系クロックに基づき受信データを保持するＦ／Ｆ２とＦ／Ｆ３の論理値出力を比較器４にて比較し、不一致となったタイミングで同一論理継続回数監視部７が回数テーブル６を参照してカウンタ５の出力していた計数値からビット幅を検出する。 - 特許庁

To provide a communication control device capable of preventing degradation of image quality by changing timing for generating an I picture so that the total of bit rates of pictures to be received are set below a band capable of receiving the pictures, a communication control method, and a communication control program.例文帳に追加

受信するピクチャのビットレートの合計が、ピクチャを受信することが可能な帯域以下となるようにＩピクチャを生成するタイミングを変更することで、画質の劣化を防止することが可能な通信制御装置、通信制御方法、及び通信制御プログラムを提供する。 - 特許庁

To continuously use a motion vector to reduce a computational amount even when a frame rate differs between coding processes and frame timing differs, in simultaneously generating a plurality of compression bit streams with different frame rates by a plurality of coding processes from a single image.例文帳に追加

１つの画像から複数の符号化処理によりフレームレートの異なる複数の圧縮ビットストリームを同時生成するに際し、符号化処理間でフレームレートが互いに異なり、フレームタイミングが互いに異なる場合でも動きベクトルを継承利用して演算量を低減可能にすること。 - 特許庁

The communication system decision circuit 13 detects difference in timing when a change of the binarized signal is detected to decide which of Type A, Type B, and a passive communication mode of ISO/IEC 18092 of a communication rate of 212 kbps (kilo bit per second) or 424 kbps is a communication system of a reader/writer having transmitted a transmission signal.例文帳に追加

通信方式判定回路１３は、２値化信号の変化が検出されるタイミングの違いを検出することにより、送信信号を送信してきたリーダライタの通信方式がタイプA、タイプB、通信レート212 kbpsまたは424kbpsのISO/IEC 18092のパッシブコミュニケーションモードのいずれであるかを判定する。 - 特許庁

There are a method surely transmitting an E-DPCCH at a fixed timing after the E-AGCH is decoded correctly and the method informing the upper section of the E-DPCCH of the OK/NG of the decision of the CRC of the E-AGCH by a mapping as the information of 1 bit as the feedback methods.例文帳に追加

フィードバックする方法としてはＥ−ＡＧＣＨを正しく復号できた後の所定のタイミングで必ずＥ−ＤＰＣＣＨを送信する方法と、Ｅ−ＡＧＣＨのＣＲＣ判定のＯＫ／ＮＧを１ｂｉｔの情報としてＥ−ＤＰＣＣＨ上にマッピングして通知する方法とがある。 - 特許庁

Each output is compared with an output of a 2nd test image generating circuit whose start is delayed against the 1st test image generating circuit by a delay of the selected check object data to discriminate whether or not data transfer timing and a bit check of a data line are acceptable.例文帳に追加

この選択した検査対象のデータの遅延分だけ第１のテスト画像発生回路よりスタートを遅らせている第２のテスト画像発生回路の出力と比較することでデータ転送のタイミングおよびデータラインのビットチェックがＯＫか判定ができるようにしたものである。 - 特許庁

As for each divided matrix obtained by dividing bit map image data into three, the driving timing of each semiconductor laser 110 is decided based on the result obtained by converting coordinates corresponding to each pixel into coordinates in a tilt matrix tilted by the tilt angle θ from the divided matrix.例文帳に追加

また、ビットマップ画像データを３分割した各分割マトリクスについて、それぞれ各画素に対応する上記座標を分割マトリクスから傾斜角度θだけ傾いた傾斜マトリクス内の座標に変換した結果に基づいて、各半導体レーザ１１０の駆動タイミングを決定させるようにした。 - 特許庁

A write signal generation part 220 is provided with a modulation signal generation part 224 for generating a laser modulation signal on the basis of image data and a line buffer memory group 226 consisting of 8-bit FIFO memories for coarse adjustment of the write timing of the laser modulation signal from the modulation signal generation part 224.例文帳に追加

書込信号生成部220 は、画像データに基づいてレーザ変調信号を生成する変調信号生成部224 と、複数のラインバッファメモリ226aを有し、変調信号生成部224 からのレーザ変調信号に対して、書込タイミングを粗調整する８ビットFIFOメモリからなるラインバッファメモリ群226 とを備える。 - 特許庁

Wiring 66A having the grounding potential is inserted between reference current wiring 65 for supplying a reference current to functional blocks (one-bit DCC circuit areas 63) and gradation digital data wiring 68 and storage timing signal wiring 64, in positions where they vertically cross.例文帳に追加

さらに、機能ブロック（１ビットＤＣＣ回路領域６３）に基準電流を供給する基準電流配線６５と、諧調デジタルデータ配線６８および記憶タイミング信号配線６４とが、上下にクロスする箇所では、それらの間に、接地電位の配線６６Ａが挿入されている。 - 特許庁

The semiconductor device includes a sense amplifier SA including an equalizing circuit for equalizing a pair of bit lines BLT and BLB, an equalizing control circuit 64 for converting an amplitude of an equalizing signal EQB into a VDD level, and a word driver WD for controlling a sub-word line SWL according to a timing signal.例文帳に追加

ビット線対ＢＬＴ，ＢＬＢをイコライズするイコライズ回路を含むセンスアンプＳＡと、イコライズ信号ＥＱＢの振幅をＶＤＤレベルに変換するイコライズ制御回路６４と、タイミング信号に基づいてサブワード線ＳＷＬを制御するワードドライバＷＤとを備える。 - 特許庁

To provide a serial signal receiving circuit wherein an offset is determined from the pulse width of the start bit of its reception signal, and the timing of the sampling pulses are shifted respectively by the time corresponding to the offset value to enable its reception signal to be taken properly in it.例文帳に追加

本発明は、シリアル信号を受信する直列信号受信回路に関し、受信信号のスタートビットのパルス幅からオフセット値を求め、オフセット値に相当する時間、タイミングをずらしたサンプリングパルスで正しく受信信号を取り込むことのできる直列信号受信回路を提供することを目的とする。 - 特許庁

Using a TMGI (Temporary Mobile Group Identify) as an identifier unique to an MBMS service instead of an IMSI as an identifier unique to an UE, a paging message is formed and the Paging Occasion (transmission frame timing of PICH) or the PI bit map are determined, based on the TMGI.例文帳に追加

ＵＥ固有の識別子であるＩＭＳＩを使用する代りに、ＭＢＭＳサービス固有の識別子であるＴＭＧＩ（Ｔｅｍｐｏｒａｒｙ Ｍｏｂｉｌｅ Ｇｒｏｕｐ Ｉｄｅｎｔｉｆｙ ）を用い、このＴＭＧＩに基いてページングメッセージの作成、Ｐａｇｉｎｇ Ｏｃｃａｓｉｏｎ （ＰＩＣＨの送信フレームタイミング）やＰＩビットマップの決定をなす。 - 特許庁

The generation of the minute error in the data transmitting and receiving processing routine is determined according to whether the archive bit of a log file is raised or not every prescribed timing (step S410), and when the occurrence of the minute error is determined, and a mail for reporting the occurrent of error is automatically transmitted to a manager through the Internet (step S430).例文帳に追加

その一方で、所定のタイミングごとにデータ送受信処理ルーチンに軽微なエラーが発生したか否かをログファイルのアーカイブビットが立っているか否かで判定し（ステップＳ４１０）、軽微なエラーが発生したと判定されたときにはエラー発生を知らせるメールを管理者へインターネットを介して自動送信する（ステップＳ４３０）。 - 特許庁

The storage devices is provided with a command decoder 1 for decoding an external command input COM and for detecting the command for performing the initial mode setting, and a delay circuit 3a for delaying the start timing of the bit line sensing in a memory core 4, relative to the normal operation, when the command for performing the initial mode setting is detected.例文帳に追加

外部からのコマンド入力ＣＯＭをデコードし、初期モード設定を行うためのコマンドを検知するコマンドデコーダ１、及び初期モード設定を行うためのコマンドが検知された場合、メモリコア４におけるビット線センスの開始タイミングを通常動作時と比して遅延させる遅延回路３ａを備える。 - 特許庁

A video camera 20, before the start of video recording on a video tape 80, multiplexes recording start timing information of a video such as information indicating the number of frames until the start of video recording by utilizing, for example, a user bit area of time code information multiplexed in a blanking period of an HD-SDI signal, and outputs it to a recorder 30.例文帳に追加

ビデオカメラ２０は、ビデオテープ８０に対する映像の記録開始前に、映像の記録開始タイミング情報、例えば映像記録開始までのフレーム数を示す情報を、例えばＨＤ−ＳＤＩ信号のブランキング期間に多重されるタイムコード情報のユーザビット領域を利用して多重してレコーダ３０に出力する。 - 特許庁

The inkjet printer 100 creates ink supply information 115 from bit map data of discharge data 114, and supplies ink to the sub ink tank 103 from the main ink tank 102 by actuating the micropump 105 when the number of discharge times falls into ink supply timing shown in the ink supply information 115.例文帳に追加

インクジェット印刷装置１００は、吐出データ１１４のビットマップデータに基づいてインク供給情報１１５を作成し、吐出回数がインク供給情報１１５に示すインク供給のタイミングに該当する場合、マイクロポンプ１０５を起動してメインインクタンク１０２からサブインクタンク１０３にインクを供給する。 - 特許庁

Consequently, the data packet can be reproduced on the receiving side at the same timing as that on the transmitting side by simply imparting one piece of positional information to a plurality of data packets even if the time interval of a data packet reproduced on the receiving side does not have a constant period in a bit stream inputted to the transmitting side.例文帳に追加

これにより、送信側に入力されるビットストリームにおいて受信側で再生するデータパケットの時間間隔が一定の周期を有していなくとも、複数のデータパケットに対して１つの位置情報を付与するだけで、受信側では送信側と同じタイミングでデータパケットを再生することができるようになる。 - 特許庁

When cache areas are insufficient, the quantity of the cache area occupied by each group is read out from the table 301 in order from the oldest reference timing, respective read quantities area added, and when the added value reaches a desired value, the cache areas to be members of groups corresponding to the added value are deleted from the bit map area 302.例文帳に追加

キャッシュ領域が不足した際には、分布管理テーブル３０１から、最も参照タイミングの古い順に、各グループの占めるキャッシュ領域の量を読み出して加算し、それが所望の値に達したなら、それまでに加算された値に対応するグループのメンバであるキャッシュ領域を、ビットマップ領域３０２から削除する。 - 特許庁

By a timing optimizing circuit 51, transmission timings in a DQ0 transmitting/receiving circuit 48, DQ1 transmitting/receiving circuit 49 and DQ2 transmitting/receiving circuit 50 are adjusted so that the data signals of each bit of data signals DQ0-DQ2 to be transmitted by a memory controller 41 can be received at a center point by a memory 42.例文帳に追加

タイミング最適化回路５１により、ＤＱ０送受信回路４８、ＤＱ１送受信回路４９およびＤＱ２送受信回路５０における送信タイミングを調整し、メモリ４２が、メモリコントローラ４１が送信するデータ信号ＤＱ０〜ＤＱ２の各ビットのデータ信号をセンターポイントで受信できるようにする。 - 特許庁

A semiconductor memory includes: a sense amplifier that operates in response to the activation of a sense amplifier enable signal and determines a logic stored in a memory cell depending on a voltage of a bit line which is changed according to a cell current flowing through a real cell transistor; a replica cell transistor connected in series between a first node and a ground line; and a timing generation unit.例文帳に追加

半導体メモリは、センスアンプイネーブル信号の活性化に応答して動作し、リアルセルトランジスタに流れるセル電流により変化するビット線の電圧に応じて、メモリセルに保持されている論理を判定するセンスアンプと、第１ノードと接地線の間に直列に接続されたレプリカセルトランジスタと、タイミング生成部とを有している。 - 特許庁

To provide a radio communication device and a radio communication method which can quickly transmit a systematic bit to be used for decoding to a receiving side even if transmission timing for a sub-frame including many systematic bits (such as sub-frame with RV=0 in a first transmission of SI) and information having higher priority to the sub-frame are overlapped.例文帳に追加

システマチックビットを多く含むサブフレーム（ＳＩの初回送信におけるＲＶ＝０のサブフレームなど）に対して、それよりも優先して送信すべき情報の送信タイミングが重複した場合であっても、受信側に対して、復号に用いるシステマチックビットを早急に送信することのできる無線通信装置及び無線通信方法を提供する。 - 特許庁

In the case of generating the simulation test bench of a digital LSI circuit with plural input signal lines, test patterns are generated for every input signal line (a step 10), the test patterns with the same input timing are connected by bit connection for at least two or more input lines and the test pattern file to which the data compression is performed is generated (a step 11).例文帳に追加

複数の入力信号線を持つデジタルＬＳＩ回路のシミュレーションテストベンチを生成する場合において、各入力信号線ごとにテストパターンを作成し（ステップ１０）、それらを少なくとも２本以上の入力信号線について、入力するタイミングが同じものをビット連接により接合し、データ圧縮したテストパターンファイルを生成する（ステップ１１）。 - 特許庁

A correction circuit 13 is operated synchronously with other prescribed bit change pattern in operating timing control data CKP to set various image pick-up conditions, such as selection of an exposure time and switching of a read speed of pixel charges, depending on any reference clock signal among reference clock signals CLK1, CLK2, CLK3, etc., and contents of pattern selection data PS.例文帳に追加

補正回路１３は、動作タイミング制御データＣＫＰのうちの他の所定ビットの変化パターンに同期して動作するようになっており、基準クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３…の内のいずれか１つの基準クロック信号とパターン選択デ−タＰＳの内容に応じて、露光時間の選択や、画素電荷の読出し速度の切換え等、種々の撮像条件を設定することができるようになっている。 - 特許庁

A control circuit 18a and a timing control circuit 18b select the first word line and a second word line which is different from the first word line and which shares a pair of bit lines with the first word line, and executes a refresh operation of a memory cell connected to the word lines at a second frequency which is higher than a first frequency of a clock signal supplied from the outside.例文帳に追加

制御回路１８ａ及びタイミング制御回路１８ｂは、第１のワード線とビット線対を共有する第１のワード線とは異なる第２のワード線を選択し、当該ワード線に接続されるメモリセルのリフレッシュ動作を、外部から供給されるクロック信号の第１の周波数に比べて高い第２の周波数で実行する、ことを特徴とする。 - 特許庁

Since the random counter updating processing for determining a big hit and the added value counter updating processing for determining the updating quantity of random counter are non-synchronously executed, the generation timing of the next bit hit is calculated on the basis of the generation of one big hit, and the illicit action using 'suspending board' for illicitly generating a big hit can be prevented.例文帳に追加

このように、大当たりを決定するための乱数カウンタ更新処理と、その乱数カウンタの更新量を決定するための加算値カウンタ更新処理とを、非同期に実行しているので、１の大当たりの発生に基づいて、次の大当たりの発生タイミングを算出し、不当に大当たりを発生させる「ぶら下げ基板」を用いた不正行為を防止することができる。 - 特許庁

Concerning the semiconductor integrated circuit having a memory cell array 1, plural word lines 2, plural bit lines 8, a selector circuit 3 and plural sense amplifiers 4, this circuit is provided with plural sense amplifier enable signal lines 5 respectively individually connected to the plural sense amplifiers and a sense amplifier activate signal generating circuit 6 for independently outputting a sense-amplifier-enable signal at arbitrary timing.例文帳に追加

メモリセルアレイ１と、複数のワード線２と、複数のビット線８と、セレクタ回路３と、複数のセンスアンプ４とを有する半導体集積回路において、複数のセンスアンプのそれぞれに個別に接続される複数のセンスアンプイネーブル信号線５と、複数のセンスアンプイネーブル信号線５に接続されて、独立的に任意のタイミングでセンスアンプイネーブル信号を出力するセンスアンプ活性化信号発生回路６とを備える。 - 特許庁

The fault monitor system is provided with a fault detection section 1 that detects occurrence of a fault of each section of the transmission system and elimination of faults and with a fault history information generation logic section 2 that adds fault history information in 1-bit configuration to a software counter section on the basis of the presence of a change in each read timing of a software program and preceding output information.例文帳に追加

伝送システムの各部の障害の発生及び障害の解除を検出する障害検出部１と、この障害検出部１からの障害発生情報又は障害解除情報と、ソフトウェアの読込みタイミング毎の変化の有無と、前回の出力情報とを基に、ソフトウェアカウンタ部に１ビット構成の障害履歴情報を加える障害履歴情報生成ロジック部２とを備えている。 - 特許庁