「bit timing」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A 1st bit of the serial data is outputted to an output 'Q' of a flip-flop 24 and a 2nd bit of the serial data is outputted to an output 'Q' of the flip-flop 24 in clock timing of the dynamic clock S21 received by the flip-flop 24.例文帳に追加

フリップフロップ２４に入力される動作クロックＳ２１のクロックタイミングでフリップフロップ２４の出力「Ｑ」にシリアルデータの１ビット目、フリップフロップ２４の出力「Ｑ」にシリアルデータの２ビット目が出力される。 - 特許庁

A quantization setting means sets setting of quantization to be not more than the target bit rate in a compression encoding processing of a next frame by referring to data deletion timing supplied from the bit rate determining means.例文帳に追加

量子化設定手段がビットレート判断手段から供給されるデータ削除タイミングを参照して、次フレームの圧縮符号化処理で量子化の設定を目標ビットレート以下となるように設定する。 - 特許庁

Thus, the influence of a short circuit of a word line and a bit line caused at one side of a memory array side is transmitted to the other side of the memory cell array side by controlling the operation timing of the bit line separation signal by an external signal, defective bit lines of the shared sense amplifier can be detected.例文帳に追加

このように、ビット線分離信号の動作タイミングを外部信号によって制御することにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。 - 特許庁

To provide a method of releasing saving in a reliable handsfree device by carrying out the bit position correction of the serial signal of resetting conditions from a saving state, without influencing by a bit receiving loss by permitting the bit loss of the serial signal generated by a start timing deviation at the time of resetting.例文帳に追加

セービング状態からの復帰条件のシリアル信号をビット位置補正し、復帰時の立上がりタイミングずれにより生じるシリアル信号のビット損失を許容することでビット受信損失の影響を受けることが無い信頼性の高いハンズフリー機器におけるセービング解除方法を提供する。 - 特許庁

In equalizing operation of bit lines (BL-T), (BL-C) being a complementary pair with a bit line amplified by over-drive voltage after read data, electric charges charged excessively by over-drive voltage are discharged to, for example, a ground potential, a bit line equalizing potential is adjusted by adjusting discharge timing.例文帳に追加

データ読み出し後、オーバードライブ電圧によって増幅されたビット線と相補対をなすビット線(BL-T)、(BL-C)のイコライズ動作に際して、オーバードライブ電圧で過剰に充電されていた電荷を例えば接地電位に放電し、放電タイミングの調整でビット線イコライズ電位を調整する。 - 特許庁

In the liquid crystal display device, a timing control part includes a logic circuit for correcting n-bit original image data inputted from the outside to m-bit first correction data and a multi-level data making part for converting the m-bit first correction data to second correction data of n or less bits.例文帳に追加

液晶表示装置で、タイミング制御部は外部から入力されるｎビットの原始画像データをｍビットの第１補正データに補正する論理回路と、ｍビットの第１補正データをｎビットまたはｎビットより小さいビットの第２補正データに変換する多階調化部を含む。 - 特許庁

Further, the controller part 9 comprises: a bit rate controller part 91 for controlling a bit rate in encoding of the encoder part 3 in any one of two or more recording modes with different bit rates; a bit rate changeover controller part 92 which selects this video recording mode and controls timing to change it over; and a data table 93 for recording a control data of the video recording mode.例文帳に追加

また、制御部９は、符号化部３の符号化の際のビットレートを、ビットレートが異なる複数の録画モードのうちのいずれかで制御するビットレート制御部９１と、この録画モードを選択し、切り替えるタイミングを制御するビットレート切替制御部９２と、録画モードの制御データを記録するデータテーブル９３を備える。 - 特許庁

To provide a semiconductor memory device in which a needless current does not flow and optimum start timing can be supplied to a sense amplifier circuit by suppressing a leak current flowing from a replica bit line 108 to a dummy cell 109.例文帳に追加

レプリカビット線の電荷をダミーセルのリーク電流により早く引き抜いてしまい、所望のセンスアンプ起動タイミングを得ることができない。 - 特許庁

Time sharing circuits 11, 12 select the first or second voltage following the timing signals TM1-TM3 according to the low order bit of the image data.例文帳に追加

また映像データの下位ビットに応じて、時分割回路１１、１２は第１電圧または第２電圧をタイミング信号ＴＭ１〜３に従って選択する。 - 特許庁

The data conversion section 26 detects this pulse in a timing of a stop bit of serial transmission data 208 to release the transmission enable signal 206 outputted to the control section 22.例文帳に追加

データ変換部26では、このパルスをシリアル送信データ208 のストップビットのタイミングで検出し、制御部22に出力する送信可能信号206 をオフにする。 - 特許庁

The operation of the responder is simplified, and a method is adopted for transmitting one-bit memory contents at prescribed timing with respect to a plurality of clock signals from the interrogator.例文帳に追加

応答器の動作を単純化し、質問器からの複数のクロック信号に対して所定のタイミングで１ビットのメモリ内容を送信する方式を採用する。 - 特許庁

After the bit synchronizing patterns are continuously detected at intervals of the prescribed time, the window detection for making only the specified timing (e.g. 92-94 wobbles) to the window is performed.例文帳に追加

所定の時間間隔で連続してビット同期パターンを検出した後は、所定のタイミング（例えば９２〜９４ウォブル）のみを窓とする窓検出を行う。 - 特許庁

To optimize the internal data readout timing by varying the electric potential of a dummy bit line at a high speed, independently of the structure of a memory cell array, in a semiconductor storage device.例文帳に追加

半導体記憶装置において、メモリセルアレイ構成にかかわらず、高速でダミービット線の電位を変化させて、内部データ読出タイミングを最適化する。 - 特許庁

A single end bit serial signal is extracted from a reception signal transmitted by a USB host computer or a hub, and a timing signal is activated by responding to it.例文帳に追加

ＵＳＢホスト又はハブにより送信された受信信号からシングルエンドビットシリアル信号が抽出され且つタイミング信号がそれに応答して活性化される。 - 特許庁

A sound FIFO memory 4 reads a 10-bit video data signal Da1 sampled at 1 MHz in accordance with the 27 MHz timing clock signal CL4.例文帳に追加

音声ＦＩＦＯメモリ４は、１ＭＨｚでサンプリングされた１０ビットの映像データ信号Ｄａ１を２７ＭＨｚのタイミングクロック信号ＣＬ４に応じて読出す。 - 特許庁

According to the timing pulse generator, the period of reference pulse signals RS generated from an encoder signal is counted by an up-counter 71, and the counted value is latched by a 16-bit latch circuit.例文帳に追加

エンコーダ信号から生成された基準パルス信号ＲＳの周期をアップカウンタ７１で計数し、その値を１６ビットのラッチ回路でラッチする。 - 特許庁

When a timing of sampling is discord from a change point of a value of bits of the transmission data, a value of 1, 0 of a target bit is determined from a sampled value.例文帳に追加

サンプリングのタイミングと、送信データのビットの値の変化点が一致しない場合、サンプリング値から、注目するビットの１，０の値が判定される。 - 特許庁

An elapsed time in a timing when the reference documents pass through a prescribed position until the bit interval is measured is employed for the position information.例文帳に追加

ここで位置情報として、基準帳票が所定の位置を通過したタイミングからビット間隔が測定されるまでの経過時間が用いられる。 - 特許庁

In the direct verifying operation of one of the write-in and the erase, potential operation of one of the bit line and the plate line PL is performed at a predetermined timing.例文帳に追加

書き込みと消去の一方のダイレクトヴェリファイ動作において、所定のタイミングで、ビット線ＢＬとプレート線ＰＬの一方の電位操作を行う。 - 特許庁

The high-order (n)-bit output is then transmitted to the matching circuit together with a timing signal to control an impedance value of the relevant matching circuit into desired value.例文帳に追加

そして、上位ｎビット出力を、タイミング信号とともに整合回路に送信して当該整合回路のインピーダンス値を所望の値に制御する。 - 特許庁

The frame synchronization can be established quickly because the bit data used for the establishment of the frame synchronization is sampled at a small fraction of timing of the cycle of phase change.例文帳に追加

フレーム同期の確立に利用するビットデータを位相変化の周期の数分の一のタイミングでサンプリングするので、フレーム同期を高速に確立できる。 - 特許庁

To derive exact reference voltage by minimizing the complexity of a circuit and timing in the aspect of circuit and operation of a bit line reference voltage circuit.例文帳に追加

ビット線基準電圧回路の回路および動作の態様において、回路およびタイミングの複雑さを最小限にして、正確な基準電圧を得る。 - 特許庁

Thus, with this method, a high timing resolution for a bit rate of the automatic experimentation device for high frequencies can be utilized without increasing the number of transits.例文帳に追加

この方法により、遷移数を増加させることなしに、高周波数の自動実験装置のビットレートの高タイミング分解能を利用することができる。 - 特許庁

Accordingly, the leak current from the replica bit line REPBL to the dummy cell 109B is suppressed, and the optimum start timing is provided to the sense amplifier circuit.例文帳に追加

これによりレプリカビット線ＲＥＰＢＬからダミーセル１０９Ｂへのリーク電流を抑え、最適な起動タイミングをセンスアンプ回路に提供できる。 - 特許庁

The method 100 includes a step 110 for executing a timing test with respect to the signal from the device, and a step 120 for conducting a bit level test independently.例文帳に追加

方法１００は、デバイスからの信号に対して、タイミング試験を実施するステップ１１０と、ビット・レベル試験を独立に行うステップ１２０と、を含む。 - 特許庁

Timing signals are generated by a first path which is used to read data from the dummy cell 22a using the dummy bit lines DBL and XDBL and a second path having a different delay characteristic with respect to the first path and either one of the timing signals are used for the timing control of the control circuit 18.例文帳に追加

ダミービット線ＤＢＬ，ＸＤＢＬを使用してダミーセル２２ａからデータを読み出すための第１のパスと、該第１のパスとは異なるディレイ特性を持つ第２のパスとでタイミング信号を生成し、該各タイミング信号のいずれか一方を制御回路１８のタイミング制御に使用する。 - 特許庁

When the pair of dummy bit lines is driven by the dummy memory cell for self-timing, as the dummy memory cell for load is fixed to a state being different from that of the dummy memory cell for self-timing, it is prevented that drive of the pair of dummy bit lines is excessively quickened by a leak current of the dummy memory cell for load as conventionally.例文帳に追加

セルフタイミング用ダミーメモリセルによりダミービット線対が駆動される時，負荷用ダミーメモリセルがセルフタイミング用ダミーメモリセルと異なる状態に固定されているので，従来例のように負荷用ダミーメモリセルのリーク電流によりダミービット線対の駆動を過剰に早めてしまうことが防止される。 - 特許庁

Optical signals in N channels (N is an integer 2 or greater), each having a specified bit rate per channel, are demultiplexed in time division to ultrahigh speed optical signals having a bit rate f, which are then inputted to a timing extraction system to output a timing clock at a frequency f/k (k is a natural number) which is synchronized with the ultrahigh speed signal.例文帳に追加

タイミング抽出系は、各チャネルごとに所定のビットレートを有するNチャネル（Nは2以上の整数）の光信号を時分割多重分離してビットレートｆとなった超高速光信号を入力し、その超高速光信号に同期した周波数ｆ／ｋ（ｋは自然数）のタイミングクロックを出力する。 - 特許庁

A bus connection resource database read-in part 121 obtains the identifier of a resource and the kind, bit width, and address of the bus and a bus protocol library read-in part 122 obtains the signal kind, input and output directions, bit width, and timing used for the bus.例文帳に追加

バス接続リソースデータベース読み込み部１２１は、リソースの識別子、バスの種類、ビット幅、アドレスを取得し、バスプロトコルライブラリ読み込み部１２２は、バスで使用される信号種類、入出力方向、ビット幅、タイミングを取得する。 - 特許庁

The advantage of bit stuffing is that only a bit (not a byte) is inserted in the data stream, and that only when the content of the data stream fails to provide a timing signal to the receiver. 例文帳に追加

ビットスタッフィングの利点は次のようなものである.すなわち, (バイトでなく)ビットのみがデータストリーム中に挿入され, また, データストリームの内容がタイミング信号を受信側に与え損なった場合にのみそれが行われる, ということである. - コンピューター用語辞典

A control circuit has a pre-decoder circuit transmitting the pre-decode signal to the word driver part, a Y system address selection drive circuit transmitting a selection signal to the bit line selecting circuit, and a timing generating circuit forming the timing signal and the pre-charge signal.例文帳に追加

制御回路は、ワードドライバ部にプリデコード信号を伝えるプリデーコーダ回路、ビット線選択回路に選択信号を伝えるＹ系アドレス選択駆動回路、及びタイミング信号とプリチャージ信号を形成するタイミング生成回路を有する。 - 特許庁

To obtain a timing reproduction device which reproduces processing timing for highly accurately demodulating transmitted data, in a receiving device of a spread spectrum communication system wherein a bit cycle of the transmission data and a spreading code cycle are in a non-integer multiple relation.例文帳に追加

伝送データのビット周期と拡散コード周期が非整数倍の関係にあるスペクトラム拡散通信システムの受信装置において、伝送データを高精度に復調するための処理タイミングを再生するタイミング再生装置を得ること。 - 特許庁

The CPU 11 prepares a first sampling unit 21 and a second sampling unit 22, and the first sampling unit 21 and the second sampling unit 22 perform the sampling of a binary signal input to an input port 11a in a sampling period which is equal to a bit width of each bit of a preamble and in timing shifted temporally by a half of the bit width.例文帳に追加

ＣＰＵ１１が第１サンプリング部２１及び第２サンプリング部２２を備え、第１サンプリング部２１及び第２サンプリング部２２が、プリアンブルの各ビットのビット幅と同じサンプリング周期で、且つ、ビット幅の１／２の時間ずらしたタイミングで、入力ポート１１ａに入力される２値信号のサンプリングを行う。 - 特許庁

And, the timing with which the power source is switched from the first power source to the second power source, is controlled conforming to a potential of a dummy bit line driven by a sense amplifier for monitor.例文帳に追加

そして、その第１の電源から第２の電源に切り替えるタイミングを、モニタ用センスアンプMSAにより駆動されるダミービット線DBLの電位に従って制御する。 - 特許庁

A bit stream obtained by encoding a video signal is inputted to a decoder 1 so that the video signal can be decoded, and inputted to a re- encoder 3 after a timing is adjusted by a delay 2.例文帳に追加

映像信号を符号化したビットストリームを復号器１に入力して映像信号を復号し、遅延器２でタイミング調整して再符号化器３に入力する。 - 特許庁

Therefore, at the time of starting communication, since it is enough only to correct the held bit synchronizing timing, communication time can be shortened in comparison with the case of every novel establishment.例文帳に追加

このため、通信開始時は、保持しているビット同期タイミングを補正するだけでよいので、毎回新規に確立する場合に比べて通信時間を短くすることができる。 - 特許庁

To provide a semiconductor device comprising a memory cell array having a hierarchical bit line configuration, which has a small circuit scale and can suppress an increase in a chip area and timing skew.例文帳に追加

ビット線構成が階層化されたメモリセルアレイにおいて、回路規模が小さくチップ面積の増加及びタイミングスキューを抑制可能な半導体装置を提供する。 - 特許庁

The digital bit stream 20 generated by a timing generator 18 is level converted into a desired amplitude by the level converting circuit 26, and extracted in a desired analogue wave form by a low pass filter 30.例文帳に追加

タイミングジェネレータ18が生成するデジタルビットストリーム20を、レベル変換回路26にて所望の振幅にレベル変換し、ローパスフィルタ30にて所望のアナログ波形を抽出する。 - 特許庁

A video FIFO memory 2 reads a 10-bit video data signal Dv1 sampled at 14.318 MHz in accordance with 27 MHz timing clock signal CL4.例文帳に追加

映像ＦＩＦＯメモリ２は、１４．３１８ＭＨｚでサンプリングされた１０ビットの映像データ信号Ｄｖ１を２７ＭＨｚのタイミングクロック信号ＣＬ４に応じて読出す。 - 特許庁

An encoding type designating means switches an encoding type to I-VOP in the compression encoding processing of the next frame by referring to data deletion timing supplied from the bit rate judging means.例文帳に追加

符号化タイプ指定手段がビットレート判断手段から供給されるデータ削除タイミングを参照して、次フレームの圧縮符号化処理で符号化タイプを I-VOP に切替える。 - 特許庁

To improve timing margin and to reduce power consumption by automatically performing bit line recovery operation only by the control of a write driver.例文帳に追加

書き込みドライバの制御のみで自動的にビット線リカバリ動作が行われるようにして、タイミングマージンの向上と消費電力低減を図った半導体記憶装置を提供する。 - 特許庁

A change detecting means 146 of a counter inspection means 113 detects a timing when a bit value of the highest-order digit out of a plurality of bits contained in the ring counter 140 is changed.例文帳に追加

カウンタ検査手段１１３の変化検出手段１４６は、リングカウンタ１４０に含まれる複数ビットのうち、最上位桁のビット値が変化するタイミングを検出する。 - 特許庁

Then, FIFO statuses 25 and 15 generate FIFO status flags 58 and 48 from the content of the pointers 21 and 10 at the reference side and the content of the low order bit holding registers 13 and 23 at the destination of reference in the timing of the update signals.例文帳に追加

FIFOステータス25，15は更新信号のタイミングで参照側のポインタ21，10の内容と参照先の下位ビット保持レジスタ13，23の内容からFIFOステータスフラグ58、48を生成する。 - 特許庁

In this game machine, special game state determining random numbers are extracted as obtained random number values at such timing that bit hit determining random values coincide with big hit determining values such as 7, 373.例文帳に追加

大当り決定用乱数値が７，３７３等の大当り判定値と一致するタイミングで特別遊技状態決定用乱数が取得乱数値として抽出される。 - 特許庁

Both lowest bit of the count values of an H counter 1 and a V counter 2 are added together to generate a timing signal CLBASET which specifies repetition range of 2×2.例文帳に追加

Ｈカウンタ１及びＶカウンタ２のカウント値の両最下位ビットを合わせて、２×２の繰り返し範囲を規定するタイミング信号ＣＬＢＡＳＥＴを生成する。 - 特許庁