「bit timing」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

In a case where the judgement unit 102 judges that the received broadcast has the same contents, a delay time of timing to receive the broadcast of different bit rates is calculated by a calculation unit 103.例文帳に追加

そして、判断部１０２によって受信した各放送が同一コンテンツであると判断された場合は、算出部１０３によって異なるビットレートの放送の受信タイミングの遅延時間を算出する。 - 特許庁

The reception data selection section 16 receiving the discrimination timing signal 22 checks a bit of the parallel data outputted from the shift register 14 to detect bits where a plurality of number or over of same logical bits are consecutive.例文帳に追加

受信データ選択部16では、判断タイミング信号22が入力されると、シフトレジスタ14から出力されるパラレルデータのビットを調べ、同一の論理値のビットが所定数以上連続するビットを検出する。 - 特許庁

The timing correction circuit 26 selects the signal after run-length-decoding corresponding to the error signal having the least error numbers out of a plurality of error signals as the likeliest information bit stream and output it.例文帳に追加

タイミング訂正回路２６は、複数のエラー信号のうち、エラー数の最も少ないエラー信号に対応したランレングス復号後信号を、確からしい情報系列として選択して出力する。 - 特許庁

The precharge control circuit 15 determines the timing of precharge to a plurality of readout bit line pairs RDT_0, RDB_0-RDT_n-1, RDB_n-1 according to an external clock signal CLK.例文帳に追加

プリチャージ制御回路１５は、外部クロック信号ＣＬＫに応じて複数の読み出し用ビット線対ＲＤＴ_０、ＲＤＢ_０〜ＲＤＴ_ｎ−１、ＲＤＢ_ｎ−１に対するプリチャージのタイミングを決定する。 - 特許庁

In latter n-bit edge trigger flip-flop circuit, it synchronizes with a single phase sampling clock signal E with different phase in the period T of DI from the sampling clock signal A, and is input in a measurement terminal 30 of the general-purpose tester by same timing as the output signal of 4n-bit width.例文帳に追加

出力信号ＤＯ０’〜ＤＯ３’は、さらに、後段のｎビットエッジトリガフリップフロップ回路において、サンプリングクロック信号ＡとはＤＩの周期Ｔ内で位相の異なる単相のサンプリングクロック信号Ｅに同期し、ビット幅４ｎビットの出力信号として、同一タイミングで汎用テスタ３の測定用端子３０に入力される。 - 特許庁

Furthermore, a row decoder enable signal RDENT and the sense amplifier enable signal and the bit line precharge signal SAET are held at low level, generated by a 4th delay circuit 110, after a rising edge of the clock signal CLK so as to obtain the timing of precharging the couple of bit lines BL and /BL.例文帳に追加

また、クロック信号ＣＬＫの立ち上がりエッジから、第４の遅延回路１１０により生成された遅延時間後に、ローデコーダイネ−ブル信号ＲＤＥＮＴ及びセンスアンプイネーブル信号兼ビット線プリチャージ信号ＳＡＥＴをローレベルにすることにより、ビット線対ＢＬ，／ＢＬをプリチャージするタイミングを得る。 - 特許庁

The shutter control code includes: opening operation timing information (command bit CB) indicating a starting point of an opening operation of the left-eye shutter 6L or the right-eye shutter 6R; and opening time information (a duty flag DF and a duty bit DB, or the duty flag DF) indicating an opening time of the left-eye shutter or the right-eye shutter.例文帳に追加

シャッタ制御コードは、左眼用シャッタ６Ｌまたは右眼用シャッタ６Ｒの開動作の開始点を指示する開動作タイミング情報（コマンドビットＣＢ）と、左眼用シャッタまたは右眼用シャッタの開放時間を示す開放時間情報（デューティフラグＤＦおよびデューティビットＤＢ、またはデューティフラグＤＦ）とを含む。 - 特許庁

The decision feedback automatic equalizer evaluation device includes: a signal sampling section for sampling a digital signal outputted from the DFE in response to a known digital input signal at signal timing corresponding to each tap of the DFE; and a bit error rate measurement section for measuring a bit error rate of the digital signal for each tap based on the sampled digital signal.例文帳に追加

既知のデジタル入力信号を受けてＤＦＥから出力されるデジタル信号をＤＦＥの各タップに対応する信号タイミングにおいてサンプリングする信号サンプリング部と、サンプリングされた前記デジタル信号から各タップ毎にデジタル信号のビット誤り率を測定するビット誤り率測定部とを備える。 - 特許庁

In synchronism with timing of variation of a frequency-division clock signal to a low level, the clock frequency dividing circuit sets (n)-bit frequency division ratio data corresponding to a frequency division ratio for a basic clock signal of the frequency-division clock signal and also sets (n)-bit 1/2 frequency-division ratio setting data obtained by halving the frequency-division clock ratio setting data.例文帳に追加

クロック分周回路は、分周クロック信号のロウレベルへの変化のタイミングに同期して、分周クロック信号の基本クロック信号に対する分周比に対応するｎビットの分周比設定データを設定するとともに、分周比設定データの値を２分の１したｎビットの１／２分周比設定データを設定する。 - 特許庁

A 1st diffusion code sequence from the register 6 is shifted and outputted by one bit at a time at desired timing, a prescribed code sequence is outputted from the register 7 with one bit shifted each time the register 6 performs one cycle shift and is subjected to operation processing in an exclusive-OR circuit 8, and a desired spread code sequence is outputted.例文帳に追加

シフトレジスタ６からの第１の拡散符号系列が所望のタイミングで１ビットずつシフトして出力され、シフトレジスタ７からは、シフトレジスタ６が１周期シフトするごとに１ビットシフトして所定の符号系列が出力され、排他的論理和回路８で演算処理され、所望の拡散符号系列が出力される。 - 特許庁

As at least, two dummy cells 4 out of a plurality of dummy cells 4 are selected simultaneously when a main row address signal is made a low level, an input current flowing into the dummy bit line sense amplifier 5 can be increased more than conventional one, the dummy bit line sense amplifier 5 is operated at high speed, and activation timing of the sense amplifier 2 is made fast.例文帳に追加

メインローアドレス信号をローレベルにするときは複数のダミーセル４のうち少なくとも２個のダミーセル４を同時に選択するようにしたため、ダミービット線センスアンプ５に流れる入力電流を従来よりも増やすことができ、ダミービット線センスアンプ５が高速動作して、センスアンプ２の活性化タイミングが速まる。 - 特許庁

The comparison section 53 compares the count denoting the valid code amount with the bit rate from a CPU interface 54 synchronously with the timing, when the signal GOP-END is received and provides an output of a signal Stuffing- value denoting the difference to a stuffing counter 55.例文帳に追加

比較部５３は、信号GOP_ENDが入力されたタイミングに同期して、有効な符号量を示すカウント値と、CPUインタフェース５４からのビットレートとを比較し、その差を示す信号Stuffing_valueをスタッフィングカウンタ５５に出力する。 - 特許庁

The variable delay circuit 6 varies the delay time in accordance with a delay control signal, calculates a bit error rate (BER) for each delay time, and sets the optimum delay time for a detection timing of the detector 5 to minimize the BER.例文帳に追加

可変遅延回路６は、遅延制御信号により遅延時間を変化させ、それぞれの遅延時間毎にビットエラーレート（BER）を求め、検出器５の検出タイミングをBERが最小になる最適遅延時間に設定する。 - 特許庁

A multiplex communication control part of a complete time- division multiplex communication system, which allocates a token to respective unit by time division depending on a timing bit set called by a certain unit at every prescribed interval and a node address.例文帳に追加

何れかのユニットから一定時間置きに発呼されるタイミングビットセットと上記ノードアドレスとによって、各ユニットが時分割でトークンを付与される完全時分割多重通信方式の多重通信制御部を設ける。 - 特許庁

To achieve bit alignment in the case that digital processing is performed on quantized data of a plurality of bits outputted from an A/D converter, without using a high-grade timing control technique or a reset circuit of a demultiplexer element.例文帳に追加

ＡＤ変換器から出力された複数ビットの量子化データをデジタル処理する場合におけるビットアラインメントを、高度なタイミング制御技術や、デマルチプレクサ素子のリセット回路を用いることなく実現する。 - 特許庁

A synchronizing/data selector 18 of this picture processor decodes bit stream data from an FEC decoder 16 to separatee a video stream, a voice stream, a data/text stream, decoding and displaying timing control stream and a clock reference signal.例文帳に追加

同期／データ選択器１８は、ＦＥＣデコーダ１６からのビットストリームデータを復号して、ビデオストリーム、音声ストリーム、データ／テキストストリーム、復号及び表示タイミング制御ストリーム並びにクロックリファレンス信号を分離する。 - 特許庁

The VLC exchanger 24 replaces the VLC pattern data with MB bit stream input from a VLD device 22 only when the switching execution information is entered from the MB address counter 28, with that timing.例文帳に追加

ＶＬＣ交換器２４は、ＭＢアドレスカウンタ２３から交換実行情報が入力されたときのみ、そのタイミングで上記のＶＬＣパターンのデータを、ＶＬＤ器２２から入力されたＭＢのビットストリームと交換する。 - 特許庁

A demodulation unit 102 demodulates the base band signal in proper spread code/timing by each base station and by each path to provide an output of soft decision values expressing the same digital bit data even when the values differ from each other.例文帳に追加

復調部１０２では、基地局ごとパスごとに適切な拡散符号・タイミングで復調することにより、値が異なっていても同一のディジタルビットデータを表現した軟判定値を出力するようになっている。 - 特許庁

Thus, the addition is performed by an addition system suited to the delay trend of a signal input timing in each bit range so that the circuit scale and power consumption can be suppressed, and that the arithmetic operation can be quickened.例文帳に追加

このように、それぞれのビット範囲において信号入力タイミングの遅延傾向に適合した加算方式により加算を行うため、回路規模および消費電力を抑えつつ演算を高速化できる。 - 特許庁

The monitor 20 receives the first packets and the second packet, stores them in a first input buffer 22, specifies the second packet by reading the packet from the first input buffer 22 at the set bit rate and detecting the data length, and matches its own V sync timing with the read timing of the second packet.例文帳に追加

モニタ２０は、第１パケット及び第２パケットを受信して第１入力バッファ２２に蓄積するとともに、当該第１入力バッファ２２から設定されたビットレートでパケットを読み出してデータ長を検出することによって、第２パケットを特定し、自身のＶシンクタイミングを、その第２パケットの読み出しタイミングに一致させる。 - 特許庁

To provide a technique detecting vehicle speed based on a time interval between vehicle speed pulses, where by switching two timer counters for timing measurement for low and high speeds depending on speed, while satisfying both degree of precision and real-timing of speed detection, bit number of the timer counter and load of the CPU peripheral module are also inhibited.例文帳に追加

車速パルス間の時間間隔から車両速度を検出する技術において、時間計測用の低速用と高速用の２つのタイマカウンタを速度に応じて切り替えることにより、速度検出の精度とリアルタイム性を両立しながら、タイマカウンタのビット数とＣＰＵ周辺モジュールの負荷も抑制する。 - 特許庁

On the other hand, the mask part 1 masks the parallel signal 3 up to the bit position shown by the fed-back position signal 6 at a signal level designated by the level designating signal 8 at output timing of the detecting signal 7 and outputs the mask signal 5.例文帳に追加

一方、マスク部１は、検出信号７の出力タイミングにレベル指定信号８が指定する信号レベルで、フィードバックされた位置信号６が示すビット位置まで並列信号３をマスクして、マスク信号５を出力する。 - 特許庁

A timing control circuit 110 being a group of the X control circuit, the Y control circuit, and the data bit supply circuit is provided along the X direction so as to face the sample-and-hold circuit 130 with the X address decoder 120 between them.例文帳に追加

Ｘ制御回路、Ｙ制御回路およびデータビット供給回路の一群であるタイミング制御回路１１０を、サンプル・ホールド回路１３０に対し、Ｘアドレスデコーダ１２０を挟んで対向するように、かつ、Ｘ方向に沿って設ける。 - 特許庁

A phase locked loop 6 converts a carrier used by the transmission station into a first pilot signal C, a multiplier 7 converts the bit timing signal into a second pilot signal, and the transmission station transmits the converted signals together with a modulation wave signal.例文帳に追加

送信局において使用する搬送波を位相同期ループ６により第１のパイロット信号Ｃに変換し、ビットタイミング信号を逓倍器７により第２のパイロット信号に変換し、変調波信号とともに送信する。 - 特許庁

To provide a sampling waveform measurement device, capable of measuring an eye waveform with less timing drift even when an approximate value of bit frequency of input signal is unknown, and a signal quality monitor with high accuracy.例文帳に追加

本発明は、入力信号のビット周波数の概略値が未知であっても、タイミングドリフトの少ないアイ波形を測定できるサンプリング波形測定装置及び精度の高い信号品質モニタを提供することを目的とする。 - 特許庁

Activated word lines WL0 are non-activated in proper timing during selection of column selection lines CL0,..., CLN after pairs of bit lines (BL0 and /BL0,..., BLN and /BLN) are differential-amplified to a voltage level of full amplitude.例文帳に追加

活性化されているワード線ＷＬ０は、ビット線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）がフル振幅の電圧レベルにまで差動増幅された後であって、コラム選択線ＣＬ０、・・・、ＣＬＮの選択間の適宜なタイミングで非活性化される。 - 特許庁

In this trace circuit 1 to output trace data of a CPU, a FIFO memory 20 as a memory for output adjustment to adjust timing of output of the trace data and a developing device 11 to convert access data of the CPU into bit width for one word of the FIFO memory and to generate the bit pattern data for test to be used for the test of the FIFO memory are provided.例文帳に追加

ＣＰＵのトレースデータを出力するトレース回路１において、トレースデータの出力のタイミングを調整する出力調整用メモリであるＦＩＦＯメモリ２０と、ＣＰＵのアクセスデータをＦＩＦＯメモリの１ワード分のビット幅に変換し、ＦＩＦＯメモリの試験に用いる試験用ビットパターンデータを生成する展開器１１とを有する。 - 特許庁

To obtain a DRAM semiconductor memory in which a high speed operation can be realized which securing operation margin by dissolving the restriction of connection relation between a pair of bit lines and a pair of data buses by a column selection gate in a DRAM of a direct sense system, and optimizing independently the internal timing control at the read-out and the internal timing control at the time of write-in.例文帳に追加

ダイレクトセンス方式のＤＲＡＭにおけるコラム選択ゲートによる、ビット線対とデータバス対との接続関係の制約を解消するとともに、読み出し時の内部タイミング制御と書き込み時の内部タイミング制御とを独立して最適化することで、動作マージンを確保しながら高速動作を実現できるＤＲＡＭ半導体記憶装置を提供する。 - 特許庁

The noise reduction circuit is configured such that a delay circuit is inserted to each bit of each semiconductor to individually shift an inversion timing of output data so as to deviate a peak timing of the transient current momentarily flowing through the output IO buffer thereby reducing a noise due to a sudden change in a power supply voltage and a GND voltage in the inside of each semiconductor.例文帳に追加

半導体の出力の各ビット毎に遅延回路を挿入して出力データの反転のタイミングを個々にずらし、出力ＩＯバッファで瞬間的に流れる過渡電流のピークタイミングをずらすことにより、半導体内部の電源電圧およびＧＮＤ電圧の急変によるノイズを低減させるように構成する。 - 特許庁

An automatic sensing circuit 4 discriminates whether the HDTV signal complies with the 1035 video signal format or the 1080 video signal format on the basis of the length of a period when a blanking period identification bit included in a video timing reference SAV signal and a video timing reference EAV signal included in the HDTV video signal (a) is logical 1.例文帳に追加

自動検知回路４はＨＤＴＶ映像信号ａ中の映像タイミング基準ＳＡＶ信号および映像タイミング基準ＥＡＶ信号に含まれているブランキング期間識別ビットが“１”である期間の長さによって、ＨＤＴＶ映像信号ａが1035映像信号フォーマットであるか1080映像信号フォーマットであるかを判断する。 - 特許庁

To disclose a technology for amplifying the sensing voltage level of cell data by utilizing a CMOS threshold voltage reference especially in a main bit line and deciding the cell data at the time of application of a reference timing strobe on a basis of a time axis, regarding a nonvolatile ferroelectric memory device having a timing reference control function and a method for controlling the same.例文帳に追加

本発明はタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置及びその制御方法に関し、特にメインビットラインにおいてＣＭＯＳしきい値電圧レファレンスを利用してセルデータのセンシング電圧レベルを増幅し、時間軸を基準にレファレンスタイミングストローブの印加時点でセルデータを判定することができるようにする技術を開示する。 - 特許庁

A program information acquisition section 4 acquires a program bit rate and a program broadcast start/end time from the transport packets and a recording and reproduction control section 5 controls data transfer start timing from the disk recording and reproducing section 2 to the tape recording and reproducing section 3.例文帳に追加

番組情報取得部４はトランスポートパケットから番組のビットレート、番組の放送開始・終了時間を取得し、記録再生制御部５がディスク記録再生部２からテープ記録再生部３へのデータ転送開始タイミングを制御する。 - 特許庁

A display device is arranged so that a timing selection system D-A converter processes only predetermined m bits of an n-bit digital video data by D-A conversion, and a voltage selection system D-A converter processes the residual (n-m) bits by D-A conversion.例文帳に追加

ｎビットのデジタル映像データのうち、所定のｍビットについてだけ、タイミング選択方式のＤＡ変換器でＤＡ変換するとともに、残余の（ｎ−ｍ）ビットについては、電圧選択方式のＤＡ変換器によりＤＡ変換するようにした。 - 特許庁

To provide a carrier phase tracker and a pseudo noise code signal tracker in which the detection accuracy/sensitivity of a phase error is improved by using bit inversion timing information even with no navigation message information without complicating a circuit configuration.例文帳に追加

航法メッセージの情報が無い状態でも、そのビット反転タイミング情報を用い、且つ回路構成を複雑にすることなく、位相誤差の検出精度・感度を向上させたキャリア位相追尾装置および擬似雑音コード信号追尾装置を構成する。 - 特許庁

The device is composed to create a polarity modulation signal MLRCK including bi-phase modulated additional information bit by a transfer clock BCLK, and transmit the polarity modulated signal MLRCK in timing of the transfer clock using a polarity signal line.例文帳に追加

転送クロックＢＣＬＫによりバイフェーズ変調した付加情報ビットを含む極性変調信号ＭＬＲＣＫを生成し、この極性変調信号ＭＬＲＣＫを、極性信号線を用いて転送クロックのタイミングで伝送する構成とした。 - 特許庁

When a data separator 7 reproduces information at timing following the reproduction clock by binarizing the data signal, a pit phase comparator 3 detects the existence/nonexistence of an occurrence of a bit slip on the basis of a phase fluctuation amount between the reproduction clock and the pit signal.例文帳に追加

データセパレータ７でデータ信号を２値化するなどして再生クロックに従ったタイミングで情報を再生しているときに、ピット位相比較器３で再生クロックとピット信号との位相変動量に基づいてビットスリップの発生の有無を検出する。 - 特許庁

Also, the image display device is further equipped with a bit discrimination means 3 (reference numeral is commonly used) for discriminating the presence or absence of the bits of all pixels for every color and turns off the solid light source 1 at the timing during the course of the one color modulation period T according to the image data.例文帳に追加

また、色毎に全画素のビットの有無を判別するビット判別手段３（符号兼用）を更に備え、ビットが無いと判別された時に、画像データに応じて１色変調周期Ｔの途中のタイミングで固体光源１をＯＦＦする。 - 特許庁

To prevent remarkable degradation of operation performance caused by occurrence of mismatching between internal timing generation and external specifications in rewriting operation for a memory cell and bit line pre-charge operation and occurrence of reduction of yield caused by variation or the like of a process, in DRAM internal non-synchronous operation.例文帳に追加

ＤＲＡＭ内部非同期動作において、メモリセルへの再書込み動作やビット線プリチャージ動作などに内部タイミング発生と外部仕様との不整合が生じ、動作性能の大幅ダウンや、プロセスばらつきなどによる歩留り低下が起こるのを防ぐ。 - 特許庁

Since the reception station receives and recovers the pilot signals and uses the recovered signals for demodulation and baseband processing, the reception station does not need to recover the carrier from the modulation signal and recover the bit timing signal, and the reception station can be simplified.例文帳に追加

受信局ではこれらのパイロット信号を受信再生して、復調及びベースバンド処理に使用するので、受信局において変調波信号から搬送波再生したり、ビットタイミング再生する必要がなく、受信局を簡単化することができる。 - 特許庁

To provide a signal processing method, a signal processing circuit and an information recording and reproducing device for presenting a signal with the timing to invert a bit and controlling a bit inverting interval to a specific interval in the information recording and reproducing device, in which the amplitude value of the signal is made discrete and the signal to be recorded and reproduced has only a determined amplitude level.例文帳に追加

本発明の目的は、信号の振幅値を離散化し、記録再生される信号がある決まった振幅レベルのみを持つ情報記録再生装置において、信号をビットが反転するタイミングで表し、かつ、ビット反転間隔をある特定の間隔に制御する信号処理方法及び信号処理回路、情報記録再生装置を提供することにある。 - 特許庁

Filter response waveform data which is the filter response waveform data of the FIR filter with j tap, 1/2^i oversampling and whose sampling timing is shifted by every 1/2^k of an oversampling period is stored in a filter pattern storage memory 7 for each pattern which a signal with j bit structure can take.例文帳に追加

フィルタパターン格納メモリ7には、jタップ、1/2^iオーバサンプリングのFIRフィルタのフィルタ応答波形データであって、jビット構成の信号が取り得る各パターン毎に、オーバサンプリング周期の1/2^kずつサンプリングタイミングをずらしたフィルタ応答波形データが格納されている。 - 特許庁

An HU 10 sets a bit rate with a monitor 20, inserts a second packet whose data length is different from a first packet between the first packets including video data at its own V sync timing to constitute a packet string and transmits the first packets and the second packet.例文帳に追加

ＨＵ１０は、モニタ２０との間でビットレートを設定し、映像データを含む第１パケットの間に、自身のＶシンクタイミングで、第１パケットとはデータ長の異なる第２パケットを挿入してパケット列を構成し、これら第１パケット及び第２パケットを送信する。 - 特許庁

A shift register 9 latches a logical value denoted by the detection signal in prescribed timing, a 4-value converter 11 converts the logic value latched by the shift register 9 into 2-bit data according to a prescribed rule and restores the data to the original data subjected to QPSK modulation.例文帳に追加

検波信号が示す論理値は、シフトレジスタ９により所定のタイミングでラッチされ、４値変換器１１は、シフトレジスタ９がラッチした結果を所定の規則に従って２ビットのデータに変換することにより、ＱＰＳＫ変調を施された元のデータを復元する。 - 特許庁

The respective fingers calculate as processes in reverse spreading or the like in a bit calculation accuracy, based on the control from a finger controller 200 of imparting decided spreading code or regulating the operating timing of each finger, and then outputs a symbol in each path.例文帳に追加

各フィンガは、決められた拡散符号の付与、各フィンガの動作タイミングの調整といったフィンガ制御装置２００からの制御に基づいて、逆拡散処理などの演算を各々のビット演算精度で行なった後、各パスにおけるシンボルを出力する。 - 特許庁

Therefore, when the current is not passed through the memory cell of the selected bit line, the output SA of the sense amplifier 1 and the output RA of the reference amplifier 2 show similar behavior, and the timing when the output SA exceeds the output RA is advanced, as a result, reading rate is accelerated.例文帳に追加

従って、選択されたビット線のメモリセルが電流を流さない場合におけるセンスアンプ１の出力ＳＡとリファレンスアンプ２の出力ＲＡが同様の挙動を示し、出力ＳＡが出力ＲＡを越える時点が早まり、読出速度が速くなる。 - 特許庁