「control byte」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide a node apparatus and a control byte transmission method for relaxing a limit of forming a ring network in a mesh network so as to increase flexibility in network building.例文帳に追加

メッシュ型ネットワーク中にリングネットワークを形成する場合の制限を緩和し、これによりネットワーク構築の自由度をより高めたノード装置および制御バイト伝送方法を提供する。 - 特許庁

In the control part 31, symbol data for reception from the demodulation part 23 are converted into byte data for reception at the time of reception, and symbol data for transmission are outputted to the demodulating part 24 at the time of transmission.例文帳に追加

制御部３１では、受信時は復調部２３からの受信用シンボルデータを受信用バイトデータに変換し、送信時は変調部２４に対して送信用シンボルデータを出力する。 - 特許庁

In this control method, data words formed by plural byte are stored in the same clock cycle by programming the number previously decided of the adjacent memory cell 11.例文帳に追加

この管理方法は、隣接するメモリセル１１の予め決められた数をプログラムすることにより、複数のバイトによって形成されたデータワードを同じクロックサイクル内で記憶することを含む。 - 特許庁

A byte interleaver applying convolution interleaving to a received encoded packet performs address control to immediately write succeeding data to an area of a DPRAM from which the preceding data are read.例文帳に追加

入力された符号化パケットに対して畳み込みインターリーブを施すバイト・インターリーバは、ＤＰＲＡＭにおけるデータが読み出された領域に次のデータを即座に書き込むアドレス制御を行う。 - 特許庁

A plotting address converting circuit 312 provided to the plotting control section 31 of a display controller 3 plots one word four byte data which are specified by the addresses on a frame memory 32 for every byte in a word unit address order for the data writing equivalent to one screen by the address specification in terms of continuous word unit on the system side.例文帳に追加

表示制御装置３の描画制御部３１に設けられた描画アドレス変換回路３１２は、システム側での連続するワード単位のアドレス指定による１画面分のデータ書き込みに対して、当該アドレス指定による１ワード４バイトのデータをフレームメモリ３２上に１バイトずつワード単位のアドレス順に描画する。 - 特許庁

The processing part 132 determines whether or not the acquired data are valid in byte unit, generates an identifier thereof, make an internal buffer memory 122 retain the both in association with each other, and provides a control signal for requesting an operation start to a word/byte transformation processing part 151 every processing of data in burst unit.例文帳に追加

識別子処理部１３２は、取得したデータが有効であるか否かをバイト単位で判定し、識別子を生成し、互いに関連付けて内部バッファメモリ１２２に保持させ、バースト単位のデータを処理する毎に、動作開始を要求する制御信号をワード／バイト変換処理部１５１に供給する。 - 特許庁

The processor has an arithmetic control means 110 which recognizes the byte order of a word in 1st, word order and is provided with an alignment means which is connected to the arithmetic control means 110 and can selectively switch the byte order of an output word to an input word between 1st word order and 2nd word order, and instructs the 1st word order or 2nd word order to the alignment means.例文帳に追加

ワードに対するバイト順を第１の語順で認識する演算制御手段（１１０）を有し、演算制御手段に接続され入力ワードに対する出力ワードのバイト順を第１の語順又は第２の語順に選択的に切換え可能なアライメント手段（２０２〜２０４）を設け、フラグ手段（１８２）でアライメント手段に第１の語順又は第２の語順を指示する。 - 特許庁

The power source-feeding command 1 loaded into the transmission buffer is transmitted to a control board for display one byte each by a timer interrupt processing and the initial screen is shown on an LCD display with the control board for display receiving the command.例文帳に追加

送信バッファへ書き込まれた電源投入コマンド１はタイマ割込処理によって１バイトずつ表示用制御基板へ送信され、そのコマンドを受信した表示用制御基板によって、ＬＣＤディスプレイに初期画面が表示される。 - 特許庁

The device 1 detects the path length difference between the working and standby system transmission lines from the detection phase difference of the number of errors of M1 byte, and a phase control section 7 performs delay amount setting control of working and standby system transmitting/receiving sections.例文帳に追加

装置１では、このＭ１バイトのエラー数の検出位相差により、現用及び予備系伝送路の経路長差を検出して、現用及び予備系送受信部の遅延量の設定制御を、位相制御部７により行うようにする。 - 特許庁

To solve the following problem: when a clock signal becomes a high frequency, a setup time cannot be secured among the clock signal CLK, a chip select signal CS that is a control signal, a read/write signal nRW and a byte write signal EN.例文帳に追加

クロック信号が高周波数になると、クロック信号ＣＬＫと、制御信号であるチップセレクト信号ＣＳ、リードライト信号ｎＲＷ及びバイトライト信号ENとの間のセットアップ時間が確保できない。 - 特許庁

To reduce an instruction size by executing a flag control instruction that is an instruction of some sort based on a flag group in a short instruction length of byte, in an instruction size reduction device.例文帳に追加

命令サイズ削減装置に関して、フラグ群に基づいた何らかの命令であるフラグ制御命令を短いバイトの命令長で実行することにより命令サイズを削減できるようにする。 - 特許庁

The Ethernet (R) port data are successively read for each byte that is either communication data or control data, and a TDM frame for accommodating each one bite of the plurality of channels is generated successively.例文帳に追加

各チャネルのイーサネット（登録商標）ポートデータを通信データ及び制御データのいずれかであるバイト毎に順次読み出し、複数チャネルの各々１つのバイトを収容するＴＤＭフレームを順次生成する。 - 特許庁

The memory control circuit operates a plurality of memory mats in byte access control, and merges data read from a page selected in one memory map with write byte data in data rewriting, and writes the merged data in a corresponding page selected in the other memory mat, and reads data from the page rewritten the most recently which is a valid page among selected pages in each of the plurality of memory mats in data reading.例文帳に追加

メモリ制御回路はバイトアクセス制御において複数のメモリマットを動作させ、データ書き換えでは一のメモリマットの中で選択されたページから読出したデータを書込みバイトデータでマージし、マージしたデータを他のメモリマットの中で選択された対応ページに書き込み、読出しでは複数のメモリマットの各々で選択されたページのうち有効なページであって最も最近書換えられたページから読出しを行う。 - 特許庁

This non-volatile memory is provided with memory cells 101 (101a, 101b) arranged in a matrix state, a source line connected to a source region of the memory cells 101, a boosting circuit 105 boosting the potential of the source line to a boosting potential, and an arbitrary byte write-in control circuit 1 setting two or more arbitrary byte units performing simultaneously write-in.例文帳に追加

この不揮発性メモリはマトリクス状に配置されたメモリセル１０１（１０１ａ，１０１ｂ）と、メモリセル１０１のソース領域に接続されたソース線と、ソース線の電位を昇圧電位に上昇させる昇圧回路１０５と、同時に書き込みを行う２以上の任意のバイト単位を設定する任意バイト書込制御回路１とを備えている。 - 特許庁

When the multibyte character code is encoded by using a combination of a plurality of remote control codes, the multi-byte character code can be transmitted from the terminal 101 to the electronic apparatus 106 via the remote control code transmitting section 103 provided in the terminal 101.例文帳に追加

このように、多バイト文字コードを複数個のリモコンコードの組み合わせを用いてエンコードすることにより、端末装置１０１に設けられたリモコンコード送信部１０３を介して多バイト文字コードを端末装置１０１から電子機器１０６に伝送することができる。 - 特許庁

An area management part 11 divides a memory 2 into a cache area and a uncacheable area, sets a control object data size targeted by the ECC data as one byte or the like correspondingly to the partial access for the uncacheable area, and sets ECC data for data of the control object data size.例文帳に追加

領域管理部１１は、メモリ２をキャッシュ領域とキャッシュ不可領域に分け、キャッシュ不可領域はＥＣＣデータが対象とする制御対象データサイズをパーシャルアクセスに対応させて１バイト等とし、制御対象データサイズ分のデータに対してＥＣＣデータを設ける。 - 特許庁

When the data transfer to the shared memory 20 is started, the write buffer control unit 13 controls a selector control signal, and causes a selector 15 to select data with no byte mask set thereto and stored in the register 14, and performs burst transfer through a shared bus 40 to the shared memory 20.例文帳に追加

書き込みバッファ制御ユニット１３は、共有メモリ２０へのデータ転送が始まると、セレクタ制御信号を制御してレジスタ１４に格納されているバイトマスクが設定されないデータをセレクタ１５により選択させ、それを共有バス４０を介して共有メモリ２０へバースト転送する。 - 特許庁

The second byte of an error command 81 is '55H (01010101B)' set and reset for each bit, so when a display control board accurately receives the error command 81 and displays an error, one can determine that there is no bridging (short circuit) between signal lines through which control commands are transmitted.例文帳に追加

エラーコマンド８１の２バイト目は、１ビット置きにセット及びリセットされた「５５Ｈ（01010101B）」とされているので、表示用制御基板Ｄがエラーコマンド８１を正確に受信してエラー表示をすれば、制御用コマンドを送信する信号線に信号線同士のブリッジ（短絡）がないことを確認することができる。 - 特許庁

When a desired data portion (character string data) is copied from data displayed in a display part 4 and the copied first data (for example, two-byte character string data) is moved to a prescribed input field, a central control part 1 converts the first data into second data (for example, one-byte character string data) and pastes the converted second data in a prescribed input field.例文帳に追加

表示部４に表示されているデータの中から所望するデータ部分（文字列データ）を複写すると共に、複写した第１のデータ（例えば、全角の文字列データ）を所定の入力フィールドに移動させた場合に、中央制御部１は、第１のデータを第２のデータ（例えば、半角の文字列データ）に変換すると共に、変換した第２のデータを所定の入力フィールド内に貼り付ける。 - 特許庁

A transfer function 105 transfers the byte sequence of the transferring region 104 and the control table 103 to a receiving device 20, and the receiving device 20 restores the object 204 based on information received by a restoration function 201.例文帳に追加

転送機能１０５は，転送用領域１０４のバイト列とマッピング管理テーブル１０３とを受信装置２０に転送し，受信装置２０では，復元機能２０１が受信した情報をもとにオブジェクト２０４を復元する。 - 特許庁

In ECUs 10, 12 to which object data should be transmitted, a sum value to be obtained by adding pieces of data about the respective fields as an ID field, a DLC (data link control) field and a DATA field are added to the data to be transmitted by unit of byte.例文帳に追加

対象データを送信すべきＥＣＵ１０，１２において、送信すべきデータに、そのＩＤフィールド、ＤＬＣフィールド、及びＤＡＴＡフィールドの各フィールドのデータを１バイト単位で加算することにより得られるサム値を付加する。 - 特許庁

The data RAM is constituted not having the number of bit fixed, but having plural 1-byte blocks bundled and also controlled by supplying a signal for specifying 'which area is accessed' and the address of the area from the address control circuit.例文帳に追加

また、データＲＡＭをビット数が固定の構成ではなく、１バイト毎のブロックを複数束ねた形式にし、アドレス制御回路から「どのエリアにアクセスするか」を識別する信号と、そのエリアのアドレスを与えて制御することを特徴とする。 - 特許庁

In such a case, a value of a residual prize ball number counter 13c storing the number of insufficient prize balls is set as data of a second byte and an insufficient prize ball command is transmitted to the payout control board H (S65).例文帳に追加

かかる場合には、遊技を円滑に進行させるべく、不足分の賞球数を記憶している残賞球数カウンタ１３ｃの値を２バイト目のデータとしてセットして、不足賞球コマンドを払出制御基板Ｈへ送信する（Ｓ６５）。 - 特許庁

In the conversion, when a control signal inputted via a control signal input terminal 162 indicates a normal operation mode, and when an error code is detected from a block for conversion by an error detector 150, the error expansion processing that replaces all the data of 8 byte in the block with an error code /E/ is performed.例文帳に追加

変換に際して、制御信号入力端子１６２から入力された制御信号が通常動作モードを示し、かつエラー検出部１５０により変換対象のブロックからエラーコードが検出されたときには、該ブロックの８バイトのデータを全てエラーコード／Ｅ／に書き換えるエラー展開処理を行う。 - 特許庁

The second byte of an error command 81 is defined as "55H(01010101B)" set and reset every other bit, so that, when a display control board D accurately receives the error command 81 to display the error, it is confirmed that there is no bridge (short circuit) in the signal wire for transmitting the control command.例文帳に追加

エラーコマンド８１の２バイト目は、１ビット置きにセット及びリセットされた「５５Ｈ（01010101B）」とされているので、表示用制御基板Ｄがエラーコマンド８１を正確に受信してエラー表示をすれば、制御用コマンドを送信する信号線に信号線同士のブリッジ（短絡）がないことを確認することができる。 - 特許庁

The communication memory is provided with a memory having a number of bytes not less than that of a maximum data width possible to be accessed simultaneously by the control means, a calculating means 40 for stored receiving data to calculate stored transmitting and receiving data by byte and a storage means 4d for read access data width to store the number of bytes of data to be accessed simultaneously by the control means.例文帳に追加

制御手段が同時にアクセス可能な最大データ幅のバイト数以上のメモリと、蓄積された送受信データをバイト単位で計数する蓄積受信データ計数手段４０と、制御手段が同時にアクセスするデータのバイト数を記憶する読み出しアクセスデータ幅記憶手段４ｄとを備えた。 - 特許庁

The external code decoding section 6 decodes the data read by the R/W control section 4 by the interleave system in units of slots and executes missing error correction by regarding the byte data to which the flag '1' in a bad reception state corresponds as missing data.例文帳に追加

外符号復号部６は、Ｒ／Ｗ制御部４がデインタリーブ方式で読み出したデータをスロット単位で復号するが、悪い受信状態のフラグ“１”が対応しているバイトデータを消失データとみなして消失誤り訂正を実行する。 - 特許庁

When an external address signal MA indicates an address set by the address control circuit, the address is transferred to the redundant memory block and then a defective type of the memory cell is replaced with a spare byte of the memory cell to improve the yield.例文帳に追加

外部アドレス信号（ＭＡ）がアドレス制御回路によって設定されたアドレスと同一であるときには、そのアドレスは冗長メモリ・ブロックに転送され、それによって、メモリ・セルの欠陥バイトは、メモリ・セルのスペア・バイトを用いて代替され、歩留りが改善される。 - 特許庁

A read/write controller 108 controls the read and write operations of a buffer memory 109 and controls the read and write operations, according to control signals from a generated code quantity detector 106 and a unique word and stuff byte quantity detector 111.例文帳に追加

リード／ライト制御器１０８は、バッファメモリ１０９の読出し及び書込み動作を制御し、発生符号量検出器１０６並びにユニークワード及びスタッフバイト量検出器１１１からの制御信号によって、書込み動作及び読出し動作を制御する。 - 特許庁

In a control unit 20, a data unit specifying signal specifying any one out of one byte, one word, and two words as access data quantity for accessing a SDRAM 10 in one period of an operation clock of an access circuit is outputted to an address decoder 110 as address data.例文帳に追加

制御ユニット２０では、アクセス回路の動作クロックの１周期にＳＤＲＡＭ１０へアクセスするアクセスデータ量として、１バイト及び１ワード及び２ワードのうちのいずれかを指定するデータ単位指定信号をアドレスデータとしてアドレスデコーダ１１０に出力する。 - 特許庁

A putout control device 111 adds the input command of two bytes for every one byte or exclusively logically adds them and, when the result is not FFH, determines that the command is not a normal command, invalidates the input of the command, simultaneously therewith displays a letter, "C" on a 7-segment LED 121 provided in the putout control device 111 and notifies a command error.例文帳に追加

よって、払出制御装置１１１では、入力した２バイトのコマンドを１バイトずつ加算または排他的論理和し、その結果がＦＦＨでなければ、該コマンドは正常なコマンドでないと判断して、該コマンドの入力を無効化すると共に、払出制御装置１１１に設けられた７セグメントＬＥＤ１２１に「Ｃ」の文字を表示して、コマンドエラーを報知する。 - 特許庁

An FIFO 107 with DMA control having two 32 byte FIFO whose one FIFO is connected with a 32bit data bus 105 and whose other FIFO is connected with a 16bit data bus 109 and an FIFO control part including a DMA controlling function receives data from an I/O device 108 to one FIFO by DMA transfer in response to a DMA request (REQ-B).例文帳に追加

一方が３２ｂｉｔデータバス１０５に、他方が１６ｂｉｔデータバス１０９に接続されている２つの３２バイトのＦＩＦＯとＤＭＡ制御機能を含むＦＩＦＯ制御部を持つＤＭＡ制御付ＦＩＦＯ１０７は、ＤＭＡ要求（ＲＥＱ−Ｂ）により、Ｉ／Ｏデバイス１０８から一方のＦＩＦＯにＤＭＡ転送にてデータを受信する。 - 特許庁

When writing received data from the reception section 1 decoded through a digital demodulation section 2 and an internal code decoding section 3 to an HDD 5 in units of byte data (in units of rearrangement of interleaving), a R/W control section 4 writes the received data to the HDD 5 in cross-reference with the output flag of the microcomputer circuit 10.例文帳に追加

Ｒ／Ｗ制御部４は、受信部１からディジタル復調部２と内符号復号部３を経て復号された受信データをバイトデータ単位（インタリーブの並び替え単位）でＨＤＤ５へ書き込む際に、マイコン回路１０の出力フラグを対応付けて書き込む。 - 特許庁

A relay server device 10 acquires web data W, including moving image data (video contents) M to be provided by a WWW server device 20, embeds a control code C, constituted of scripts or byte codes in the web data W for preparing web data W' for linking, and distributes the web data W' to each client device 30.例文帳に追加

中継サーバ装置１０は、ＷＷＷサーバ装置２０が提供する動画データ（映像コンテンツ）Ｍを含んだウェブデータＷを取得して、スクリプトやバイトコードによりなるコントロールコードＣを埋め込むことにより、連動用のウェブデータＷ’を作成し、各クライアント装置３０へ配信する。 - 特許庁

A data transfer circuit 24 inputs the control signal and makes the double clock effective for each of the high and low levels of the reference signal to transfer data, a byte enable signal, and a data parity signal through the PCI bus 10 in response to the double clock.例文帳に追加

データ転送回路２４は、制御信号を入力し、高速ＰＣＩ転送許可フラグ２２がセットされていると、基準信号のレベルの高低毎に２逓倍クロックを有効化し、ＰＣＩバス１０上に、データ，バイトイネーブルおよびデータパリティを２逓倍クロックに応答して転送する。 - 特許庁

To provide a communication memory and a peripheral apparatus capable of interfacing an interface with a standard of such communication transferring data by byte units without limiting a bus width and with any bus width even if the interface has a CPU highly developed by such a bus width of a control means with 16 or 32 bits.例文帳に追加

バイト単位でデータを転送するような通信が規格化されたインターフェースに対して、制御手段のバス幅が１６ビットや３２ビットといった高度なＣＰＵを持つものでもバス幅を制限すること無く任意のバス幅でのインターフェースを可能とする通信メモリおよびペリフェラル機器を提供することを目的とする。 - 特許庁

When the control data are loaded, data of a predetermined small size (for example, 16 Byte) are sequentially obtained from the head of the chunk (In case of the encrypting file VFb, it is read into the RAM for each predetermined size and decoded.), and sequentially stored in a predetermined place of a musical signal creating section, according to a content of a chunk identifier.例文帳に追加

制御データをロードする際には、チャンクの先頭から、順次、僅かな所定サイズ（例えば、１６Ｂｙｔｅ）のデータを取得し（暗号化ファイルＶＦｂの場合には、所定サイズずつＲＡＭに読み出しては復号する）、チャンク識別子の内容に従って楽音信号生成部の所定箇所に順次格納していく。 - 特許庁

A packet data arrangement control circuit 1 is provided with FIFO memories 19-11-19-1M-19-N1-19-NM that store data bytes in M-byte width resulting from parallel processing applied to variable length packets in the unit of M sets without a gap by each logical channel in a state that pad bytes between user packet frames of the variable length packet are eliminated.例文帳に追加

パケットデータ配列制御回路１は、可変長パケットをパラレル化したＭバイト幅のデータバイトを可変長パケットのユーザパケットフレームの間のパッドバイトが取り除かれた状態で論理チャネル毎に隙間なくＭ個単位で保持するＦＩＦＯメモリ１９−１１〜１９−１Ｍ〜１９−Ｎ１〜１９−ＮＭを備えている。 - 特許庁

Entry parts 20, 30, 40 are provided with plural entries in which control information such as an address, a byte count, presence/absence of a data chain of a main storage device 1 to be specified by a channel command is stored by every I/O device, its contents are set from an I/O processor 5 via the internal bus 100 and updated whenever data transfer is executed.例文帳に追加

エントリ部２０，３０，４０は、I/0デバイスごとに、チャネルコマンドで指定される主記憶装置１のアドレス，バイトカウント，データチェインの有無等の制御情報を格納する複数のエントリを有し、その内容は内部バス１００を介してI/0プロセッサ５から設定され、データ転送が実行されると更新される。 - 特許庁

This invention provides the communication method for a communication system where communication devices are connected to a camera via an RS-485 control bus, a first coaxial converter, a video signal transmission cable and a second coaxial converter, and when each coaxial converter superimposes communication data onto the video signal, each coaxial converter superimposes the communication data by one byte per one field onto the video signal.例文帳に追加

通信機器が、ＲＳ−４８５のコントロールバス、第１の同軸変換装置、映像信号伝送ケーブルおよび第２の同軸変換装置を介してカメラに接続されている通信システムにおける通信方法であって、各同軸変換装置が通信データを映像信号に重畳する際には、１フィールドにつき１バイト分の通信データを重畳するようにした。 - 特許庁

An FEC input phase control circuit 120 outputs a signal T1 after predetermined time when each head of blocks constituted by sectioning a data field of the FEC input data by every predetermined byte from the head is detected, generates a signal T2 when the end of the data field is detected and outputs a signal C0 after prescribed from the end of the FEC input data is inputted.例文帳に追加

ＦＥＣ入力位相制御回路１２０は、ＦＥＣ入力データのデータフィールドを先頭から所定バイトずつ区切ってなるブロックの各先頭が検出された所定時間後に信号Ｔ１を出力し、該データフィールド終端が検出されると信号Ｔ２を生成し、且つ、ＦＥＣ入力データ終端が入力されてから所定時間後に信号Ｃ０を出力する。 - 特許庁

An error correction frame including a payload storing the data of low order group signals, a redundant byte storing a redundant code for correcting data error generated in the transmission line, and an overhead storing predetermined control information is generated for every a plurality of low order group signals using a common clock and then they are subjected to time sharing multiplexing.例文帳に追加

低次群信号のデータが格納されたペイロード、伝送路中で発生したデータ誤りを訂正するための誤り訂正用の冗長符号が格納された冗長バイト、及び所定の制御情報が格納されたオーバーヘッドを備えた誤り訂正用フレームを、共通のクロックを用いて複数の低次群信号毎にそれぞれ生成し、それらを時分割多重する。 - 特許庁

A codec interface unit is configured to have a cable equalizer 6 for detecting a signal inputted from a serial data input unit 4, a cable equalizer 7 for detecting a signal inputted from a clock signal input unit 5, a synchronous bite detection means for detecting synchronous byte from data inputted from the serial data input unit 4, and a control unit 12 provided with determination means for determining the codec interface scheme.例文帳に追加

コーデックのインタフェース部を、シリアルデータ入力部４から入力される信号を検出するケーブルイコライザ６と、クロック信号入力部５から入力される信号を検出するケーブルイコライザ７と、シリアルデータ入力部４から入力されたデータ信号から同期バイトを検出する同期バイト検出手段およびコーデックインタフェース方式を判定する判定手段を備える制御部１２とを有して構成する。 - 特許庁