「flash memory cells」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To prevent influence of an element reducing reliability possessed by end cells in NAND-connected cells, that is, a cell of the most upper part or the lowest part of a series string, in a NAND type flash memory.例文帳に追加

ＮＡＮＤ型フラッシュメモリにおいて、ＮＡＮＤ接続されるセルの中の端セル、即ち、連続ストリングの最上部または最下部のセルが持っている信頼性を低下させる要素の影響を防止する。 - 特許庁

The embodiments of the invention in this disclosure describe techniques for early warning of degradation in NOR Flash memories by estimating the dispersion of the threshold voltages (V_T's), of a set of NOR Flash memory cells during read operations.例文帳に追加

ここに開示する本発明の実施形態は、読み込み動作中にＮＯＲフラッシュメモリセルの組の閾値電圧（Ｖ_Ｔ）の分散を推定することによりＮＯＲフラッシュメモリの劣化を早期警告する技術を記述する。 - 特許庁

To simplify a temperature compensation circuit of a flash memory which stores a plurality of threshold voltages in non-volatile memory cells, and reads the threshold voltages using a plurality of word line select level voltages applied to word lines.例文帳に追加

不揮発性メモリセルに複数の閾値電圧を記憶し、前記閾値電圧をワード線に印加した複数のワード線選択レベル電圧を用いて読み出すフラッシュメモリの温度補償回路を単純化する。 - 特許庁

In some embodiment, each flash sector of the memory cell has a reference cell of itself for reading out a cell of a sector, the series of reference cells also exist for a whole memory chip operating as master reference.例文帳に追加

ある実施例において、メモリセルの各フラッシュセクタは、セクタのセルを読み出すためのそれ自体の参照セルをもち、一連の参照セルもまた、マスタ参照として作用する全メモリチップ用に存在する。 - 特許庁

To provide a program method of a flash memory device provided with first and second bit lines to which a plurality of memory cells for storing multi-bit data indicating one of a plurality of states are connected.例文帳に追加

複数の状態のうちのいずれか１つを示すマルチビットデータを記憶するための複数のメモリセルが接続された第１及び第２ビットラインを具備したフラッシュメモリ装置のプログラム方法が提供される。 - 特許庁

A flash memory system and a method for data management using the embodiments of the invention use special test cells with early degradation detection (EDD) circuitry instead of using the actual user-data storage cells.例文帳に追加

実際のユーザデータストレージセルを使用する代わりに、劣化の早期検出（ＥＤＤ）回路を備える特別なテストセルを使用する、本発明の実施形態を用いたフラッシュメモリシステムとデータ管理方法が開示される。 - 特許庁

The flash memory test cells can be made to serve as a "canary in a coal mine" by being made more sensitive than the standard cells by using experimentally determined sensitive write V_T and variable read V_T.例文帳に追加

フラッシュメモリテストセルは、実験的に決定される感度の高い書き込みＶ_Ｔと、可変読み込みＶ_Ｔを使用して標準的なセルより高感度にすることにより、「炭鉱のカナリア」の役割を果たすようにすることができる。 - 特許庁

To provide a method, a device and a computer-readable code for reading data out of one or more flash memory cells and for restoration from a reading error.例文帳に追加

一つ以上のフラッシュメモリ・セルからデータを読み取るための、そして読み取りエラーから復旧するための、方法、デバイスおよびコンピュータで読み込み可能なコードを提供する。 - 特許庁

The flash memory device includes a plurality of memory cell blocks including memory cells 310 connected to a plurality of word lines, and an operating voltage generating section 330 for applying an erase operation voltage to a memory cell block selected for an erase operation, and changing the level of the erase operation voltage according to the result of the erase operation.例文帳に追加

複数のワードラインに接続されたメモリセル３１０含む複数のメモリセルブロックを有し、消去動作時に選択されたメモリセルブロックに消去動作電圧を印加し、その消去動作の結果に応じて消去動作電圧のレベルを変更する動作電圧生成部３３０を有する。 - 特許庁

A re-programmable non-volatile memory system, such as a flash EEPROM (R) system, having its memory cells grouped into blocks of cells that are simultaneously erasable is operated to perform memory system housekeeping operations in the foreground during execution of a host command, wherein the housekeeping operations are unrelated to execution of the host command.例文帳に追加

メモリセルが同時に消去可能なセルのブロックをなすようにグループ分けされているフラッシュＥＥＰＲＯＭ（登録商標）システムのような再プログラム可能な不揮発性メモリシステムはホストコマンドの実行中にメモリシステムのハウスキーピング操作をフォアグラウンドで行うように操作され、そのハウスキーピング操作はホストコマンドの実行とは関連しない。 - 特許庁

To provide a flash memory device including a plurality of stack gate type memory cells that can shorten a time required for simultaneous erasing operation by eliminating writing operation before erasing and also shorten a time required for rewriting data.例文帳に追加

複数のスタックゲート型メモリセルを含むフラッシュメモリにおいて、消去前書込動作を不要とすることにより一括消去動作に要する時間を短縮し、データの書換動作に要する時間も短縮することである。 - 特許庁

The EEPROM cell gate voltage generating circuit for memory brings the n EEPROM cells into rewritable state at the time of writing a new data of the flash type EEPROM.例文帳に追加

記憶用ＥＥＰＲＯＭセルゲート電圧生成回路は、フラッシュ型ＥＥＰＲＯＭのデータを新しく書込み時にｎ個の記憶用ＥＥＰＲＯＭセルを書き込み可能な状態にする。 - 特許庁

Multi-level cells of a flash memory are programmed collectively using data and redundancy bits at each significance level, wherein data and redundancy bits at each significance level are preferably different in number.例文帳に追加

マルチレベルのフラッシュメモリのセルは、各有意レベルでのデータと余剰ビットとを用いて集合的にプログラムされ、好ましくは各有意レベルにおけるデータと余剰ビットとの数が異なる。 - 特許庁

Thus, flash memory cells corresponding to the data bits to be programmed are successively and partially programmed in parallel and maximum current being consumed in a unit program time is reduced.例文帳に追加

このようなプログラムアルゴリズムによると、チャージポンプ回路による集積回路ダイのサイズを増加させることなくプログラムに必要な十分な量の電流を供給することができる。 - 特許庁

To suppress the conductance of a non-selective cell from degrading while preventing the occurrence of read disturbance phenomenon even when a coupling capacity between adjacent cells is increased in a NAND flash memory.例文帳に追加

ＮＡＮＤ型フラッシュメモリにおいて隣接セル間での結合容量が増大した場合においても、リードディスターブ現象の発生を防止しつつ、非選択セルのコンダクタンスの低下を抑制する。 - 特許庁

To provide a flash memory device in which difference of threshold value voltage between cells of the same word line caused by separation distance to a row selecting circuit is decreased, and also to provide a method for programming the same.例文帳に追加

行選択回路との離隔距離によって生ずる同一のワードラインのセル間のしきい値電圧差を減らすことができるフラッシュメモリ装置およびそのプログラム方法を提供する。 - 特許庁

To prevent degradation of performance caused by occurrence of trap and defect due to movement of electrons in a tunnel oxide film with respect to an AND type flash memory in which memory cells consisting of nMOS transistors are arranged in (m) rows and (n) columns.例文帳に追加

ｎ型のＭＯＳトランジスタからなるメモリセルがｍ行ｎ列に配列されているＡＮＤ型フラッシュメモリにおいて、電子の移動によりトンネル酸化膜にトラップや欠陥が発生して性能が低下することを防止する。 - 特許庁

To provide a flash memory apparatus in which the number of Y-gate circuits and a whole size can be reduced by allowing memory cells connected respectively to a plurality of pairs of bit line pairs to be accessed by one page buffer circuit and one Y-gate circuit.例文帳に追加

複数のビットライン対にそれぞれ連結されるメモリセルが一つのページバッファ回路と一つのＹゲート回路によってアクセスされるようにして、Ｙゲート回路の数と全体サイズを減らすことが可能なフラッシュメモリ装置を提供する。 - 特許庁

In the write operation of the NAND-type flash memory, a row decoder applies a first voltage lower than a voltage applied to a control gate of other memory cells of a NAND string to a control gate of a first memory cell adjacent to a drain side selection gate transistor in NAND strings to cut off an area between the other memory cells of the NAND strings and the drain side selection gate transistor.例文帳に追加

ＮＡＮＤ型フラッシュメモリの書き込み動作時において、ロウデコーダは、ＮＡＮＤストリングのうちドレイン側選択ゲートトランジスタに隣接する第１のメモリセルの制御ゲートに、ＮＡＮＤストリングの他のメモリセルの制御ゲートに印加される電圧よりも低くい第１の電圧を、前記ＮＡＮＤストリングの他のメモリセルと前記ドレイン側選択ゲートトランジスタとの間をカットオフするように、印加する。 - 特許庁

A memory system 1 has: a NAND flash memory 12 having a plurality of memory cells and capable of recording data of one bit, two bits or more in one memory cell; and a duplex conversion circuit 21 for duplexing by assigning input data to a predetermined threshold level and the other threshold level different from the predetermined threshold level.例文帳に追加

メモリシステム１は、複数のメモリセルを有し、１つのメモリセルに１ビット又は２ビット以上のデータを記録することが可能なＮＡＮＤ型フラッシュメモリ１２と、入力データを所定の閾値レベルと、所定の閾値レベルとは異なる別の閾値レベルとに割り当てることにより二重化する二重化変換回路２１とを有する。 - 特許庁

To solve the problem that data written on another page of the same group is changed due to error caused during data writing in a nonvolatile storage device using a nonvolatile memory such as multi-value NAND flash memory wherein respective memory cells hold data about a plurality of pages.例文帳に追加

各メモリセルが複数のページのデータを保持する多値ＮＡＮＤフラッシュメモリ等の不揮発性メモリを用いた不揮発性記憶装置において、データの書き込み中にエラーが生じてそのページと同一グループの他のページに記載されたデータが変化する問題点を解消すること。 - 特許庁

At an end in the row direction of a cell array of NAND cells in which selection gate transistors having a stacked gate structure are connected in series to a plurality of memory cell transistors having a stacked gate structure on a semiconductor substrate 30 of an NAND type flash memory, an STI region 20 is formed in the column direction, and dummy NAND cells are formed at an end portion in the row direction.例文帳に追加

NAND型フラッシュメモリの半導体基板30上に積層ゲート構造を有する複数のメモリセルトランジスタに直列に積層ゲート構造を有する選択ゲートトランジスタを接続したNANDセルのセルアレイの行方向端には列方向にSTI 領域20が形成され、行方向端部にダミー用NANDセルが形成されている。 - 特許庁

To provide a flash memory device which is capable of improving an interference phenomenon regardless of the reduction in a space between cells and ensuring a distance between a tunnel insulating film and a control gate, and a method of fabricating the same.例文帳に追加

セルの間の間隔が狭くなっても干渉現象を改善することができ、トンネル絶縁膜とコントロールゲートの距離を確保することができるフラッシュメモリ素子及びその製造方法を提供する。 - 特許庁

To provide a method of a fabricating a flash memory device that can reduce an interference phenomenon between memory cells adjacent to each other by forming a floating gate with a structure with multiple layers of conductive films stacked therein.例文帳に追加

本発明は、フローティングゲートを多層の導電膜が積層された構造で形成して隣接するメモリセル間の干渉現象を減少させることが出来るフラッシュメモリ素子の製造方法を提供することを可能にすることを目的としている。 - 特許庁

The circuit for counting the number of times of rewrite operation comprising an EEPROM cell gate voltage generating circuit 44 for memory, n write/read circuits 15-17, and n EEPROM cells 41-43 for memory counts rewrite operation of a flash type EEPROM and stores the count.例文帳に追加

記憶用ＥＥＰＲＯＭセルゲート電圧生成回路４４と、ｎ個の書き込み読み出し回路１５〜１７と、ｎ個の記憶用ＥＥＰＲＯＭセル４１〜４３とを有し、フラッシュ型ＥＥＰＲＯＭの書き換え回数を計数し、その計数値を記憶する。 - 特許庁

To shorten a processing time for writing and reading only control data, consequently, to shorten a time required for writing and erasing data, in a flash memory in which memory cells of two or more are correspondent to one data line in one sector.例文帳に追加

１セクタにおいて１本のデータ線に２つ以上のメモリセルが対応付けられているフラッシュメモリにおいて、管理データのみを読み書きする際の処理時間の短縮を図り、結果としてデータ消去やデータ書込みにかかる時間の短縮を図る。 - 特許庁

In the flash memory, writing is done to each memory cell MC to be written out of a plurality of memory cells MC corresponding to a selected word line WL, verifying is done by using a low word line voltage V_VR than usual, and additional writing is done to all the memory cells MC corresponding to the selected word line WL under the condition that a charge injection rate is lower than usual.例文帳に追加

このフラッシュメモリでは、選択ワード線ＷＬに対応する複数のメモリセルＭＣのうちの書込対象の各メモリセルＭＣに書込を行なうとともに通常よりも低いワード線電圧Ｖ_ＶＲを用いてベリファイを行ない、書込が終了した後に、選択ワード線ＷＬに対応する全メモリセルＭＣに通常よりも電荷注入量が少ない条件で追加書込を行なう。 - 特許庁

The flash memory device comprises a plurality of columns connected to a plurality of memory cells respectively, a column selecting circuit responding to a column address and selecting a part out of a plurality of columns, and a plurality of sense amplifier groups connected to a column selected by this column selecting circuit.例文帳に追加

フラッシュメモリ装置は、それぞれが複数のメモリセルと連結された複数の列と、列アドレスに応答して複数の列のうち一部を選択する列選択回路と、この列選択回路により選択された列に連結された複数の感知増幅器グループとを含む。 - 特許庁

A flash memory (1) has a plurality of nonvolatile memory cells (2) whose threshold voltages are changed by application of high voltage and a control circuit (5) controlling the threshold voltages changed by the application of high voltage to target write or erase threshold voltage.例文帳に追加

フラッシュメモリ（１）は、高電圧の印加によって閾値電圧が変化される複数の不揮発性メモリセル（２）と、高電圧の印加によって変化される閾値電圧を書込み状態又は消去状態とされる目的の閾値電圧に制御する制御回路（５）と、を有する。 - 特許庁

To provide a flash memory element which is effective for preventing interference between adjacent cells by executing a program operation in a unit of word line and programming the cell sharing the same word lines, and to provide a programming method thereof.例文帳に追加

ワードライン単位でプログラム動作を実施して、同一ワードラインを共有するのセルをプログラムすることにより、隣接するセル間での干渉防止に有効なフラッシュメモリ素子とそのプログラム方法を提供する。 - 特許庁

In the selective erasing method for the flash memory, when the threshold voltage of the memory cell which is connected to an arbitrary word line being erased is lower than a prescribed erasing threshold voltage, no further erasing for the memory cell connected to the word line is performed and the erasing is conducted only for the remaining cells.例文帳に追加

本発明のフラッシュメモリのための選択的消去方法は、消去された任意のワードラインに連結されたメモリセルのスレッショルド電圧が所定の消去スレッショルド電圧より低ければ、当該ワードラインに連結されたメモリセルに対する消去は、それ以上遂行せず、残りのセルに対してのみ消去を遂行する。 - 特許庁

A flash memory includes: first sectors 202, 204 and second sectors 206, 208 of memory cells; first local driver circuits 210, 212 and second local driver circuits 214, 216; a first decoding circuit 218, second decoding circuits 222, 224 and third decoding circuits 226, 228; and a driver circuit 220.例文帳に追加

フラッシュメモリは、メモリセルの第１セクタ２０２，２０４及び第２セクタ２０６，２０８と、第１ローカル駆動回路２１０，２１２、及び第２ローカル駆動回路２１４，２１６と、第１デコーディング回路２１８、第２デコーディング回路２２２，２２４及び第３デコーディング回路２２６，２２８と、駆動回路２２０を含む。 - 特許庁

The page buffer circuit of a flash memory device includes page buffers PB1 to PB2K connected to the plurality of bit line pairs BLe1..., BLo1..., respectively, and performing simultaneously read operation or program operation on the memory cells in response to bit line control signals, bit line select signals and control signals.例文帳に追加

複数のビットラインＢＬｅ１〜，ＢＬｏ１〜対の各々に１つずつ対応するよう連結され、ビットライン制御信号、ビットライン選択信号、および制御信号に応答して、前記メモリセルに対する読み出し動作またはプログラム動作を同時に実行するページバッファＰＢ１〜ＰＢ２Ｋを有する。 - 特許庁

To provide a method of manufacturing a flash memory device which can increase the reliability of cells, by filling a space between gate patterns with a low dielectric material and minimizing the interference phenomenon occurring between among adjacent gate patterns.例文帳に追加

ゲートパターン同士の間を低誘電体物質で充填し、隣り合うゲートパターン同士の間に発生する干渉現象を最小化することにより、セルの信頼度を高めるようにするフラッシュメモリ素子の製造方法の提供。 - 特許庁

This flash memory device includes a cell array including a plurality of memory cells belonging to either of a first region and a second region, and a read-out voltage adjusting part which decides read-out voltage for reading first data stored in the memory cell belonging to the first region while referring to the second data read from the memory cell belonging to the second region.例文帳に追加

本発明によるフラッシュメモリ装置は、第１領域及び第２領域のうち、何れか一つに属する複数のメモリセルを含むセルアレイと、前記第２領域に属するメモリセルから読み出された第２データを参照して前記第１領域に属するメモリセルに格納された第１データを読み出すための読み出し電圧を決める読み出し電圧調整部と、を含む。 - 特許庁

The method of erasing data in a flash memory device includes a step of generating wordline bias voltages which are different from one another, an erasing step of applying the wordline bias voltages which are different from one another to a plurality of wordlines and applying an erasing voltage Vera to the bulk region of memory cells, and a step of verifying erased states.例文帳に追加

フラッシュメモリ装置の消去方法は、互いに異なるワードラインバイアス電圧を生成する段階と、前記互いに異なるワードラインバイアス電圧を前記複数のワードラインに印加し、消去電圧Ｖｅｒａをメモリセルのバルク領域に印加する消去段階と、消去状態を検証する段階とを含む。 - 特許庁

The flash memory device having multi-level cells comprises a memory cell array, a means for previously charging bit lines, a bit line voltage supply circuit for supplying voltage to bit lines, and a 1st to 3rd latch circuits whose functions are mutually different and executes reading operation and programming operation by dividing bits into the LSB and MSM.例文帳に追加

本発明によるマルチレベルセルを有するフラッシュメモリ装置は、メモリセルアレイと、ビットラインをプリチャージする手段と、前記ビットラインに電圧を供給するビットライン電圧供給回路と、互いに機能を異にする第１乃至第３ラッチ回路とを含み、ＬＳＢとＭＳＢに分けて読み出し動作及びプログラム動作を実行する。 - 特許庁

The flash memory device includes: a memory cell array having memory cells arrayed on word lines and bit lines; a voltage generating circuit constituted so as to generate a program voltage to be applied to a selected word line; a program voltage controller constituted so as to variably control a start level of the program voltage to be applied to remaining pages of each word line by a programming characteristic of the first page of each word line.例文帳に追加

フラッシュメモリ装置はワードラインとビットラインに配列されたメモリセルを有するメモリセルアレイと、選択されたワードラインに印加されるプログラム電圧を発生するよう構成される電圧発生回路と、各ワードラインの一番目のページのプログラム特性により、各ワードラインの残りのページに適用されるプログラム電圧の開始レベルを可変制御するよう構成されるプログラム電圧制御器を含む。 - 特許庁

The NAND flash memory element includes: triple N wells formed in a semiconductor substrate to electrically protect many memory cells in a prescribed region of the semiconductor substrate; at least two or more triple P wells formed inside each of the triple N wells; and a plurality of cell blocks respectively formed on the upper part of the triple P well and each including a plurality of memory cell strings each sharing a plurality of bit lines.例文帳に追加

半導体基板の所定の領域に多数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルＮウェルと、前記トリプルＮウェルの内部に形成された少なくとも２つ以上のトリプルＰウェルと、前記トリプルＰウェルの上部にそれぞれ形成され、それぞれ複数のビットラインを共有する複数のメモリセルストリングを含む複数のセルブロックとを含む。 - 特許庁

A NOR type flash memory 1 is provided with bit lines BL to which a plurality of nonvolatile memory cells MC1 to MC4 in which data can be re-written electrically are connected, a voltage detection type sense amplifier VSA provided corresponding to the bit lines BL, and a selection transistor SQ provided between connection paths of the bit lines BL and the voltage detection type sense amplifier VSA.例文帳に追加

ＮＯＲ型フラッシュメモリ１は、電気的にデータの書き換えが可能な複数の不揮発性のメモリセルＭＣ１ないしＭＣ４が接続されたビット線ＢＬと、ビット線ＢＬに対応して備えられる電圧検出型センスアンプＶＳＡと、ビット線ＢＬと電圧検出型センスアンプＶＳＡとの接続経路間に備えられる選択トランジスタＳＱとを備える。 - 特許庁

The NOR flash memory device has a plurality of active regions 110 extending straight in parallel with a predetermined direction on a substrate; and a plurality of memory cells formed on the active regions, each of which is determined by a contact between a wordline chosen from a plurality of wordlines 130 and a bit line chosen from a plurality of bit lines 330.例文帳に追加

基板上で所定方向に沿って直線状に平行に延びている複数の活性領域と、活性領域上に形成され、複数のワードラインのうち選択される１本のワードラインと複数本のビットラインのうち選択される１本のビットラインとの接点によって各々決定される複数のメモリセルを備えるＮＯＲ型フラッシュメモリ素子である。 - 特許庁

To provide a book-type flash card instantaneous presentation implement, which is capable of producing the effects of promoting bloodstream in the brain, activating the brain cells, enhancing memory ability, promoting heath, realizing desires, etc., by the instantaneous visual stimuli of characters, pictures, etc., and to provide a method of using for the same.例文帳に追加

文字や絵などの瞬間視覚刺激により脳内の特定部位の血流を促進し、脳細胞を活性化し、記憶能力を高め、健康を増進し、願望を実現させる等の効果を生むことができる書籍型フラッシュカード瞬間呈示用具とその使用法を提供する。 - 特許庁

The method of manufacturing the flash memory includes the steps of forming gate patterns for cells and gate patterns for selection transistors on a semiconductor substrate, forming a low dielectric film on a resultant including the gate patterns, and etching the low dielectric film so as to leave the low dielectric film only in a space between the gate patterns for cells.例文帳に追加

半導体基板の上部にセル用ゲートパターン及び選択トランジスタ用ゲートパターンを形成する段階と、前記ゲートパターンを含んだ結果物上に低誘電体膜を形成する段階と、前記低誘電体膜をエッチングして前記セル用ゲートパターン間の空間にのみ前記低誘電体膜を残留させる段階とを含む、フラッシュメモリ素子の製造方法を提供する。 - 特許庁

In an 8-valued NAND type multivalued flash memory designed to execute the multivalued parallel write with the bit line voltage set according to write data, a pulse-like word line voltage is applied to a word line to write while the pulsewidth of an effective word line voltage corresponding to the time taken for substantially writing data in memory cells to be written is controlled according to the write data.例文帳に追加

書き込みデータに応じてビット線電圧を設定し、多値並列書き込みを行うようにした８値のＮＡＮＤ型多値フラッシュメモリにおいて、ワード線にパルス状のワード線電圧を印加して書き込みを行い、この際、書き込み対象のメモリセルに実質的にデータの書き込みがなされる時間に対応する実効的なワード線電圧のパルス幅を書き込みデータに応じて制御する。 - 特許庁

To provide a method of protecting the sides of laminated word lines during SAS etching to avoid the problem that the sides of the laminated word lines of flash memory cells are exposed during SAS etching and prevents an inter-polysilicon dielectric and a gate dielectric from being undercut to increase the data hold loss.例文帳に追加

フラッシュ・メモリ・セルの積層されたワード線の側をＳＡＳ食刻中に露呈すること生ずる問題点、ポリシリコン間誘電体及びゲート誘電体をアンダーカットし、データ保持損失の増加を生ずること、を防ぐため、ＳＡＳ食刻中に、積層されたワード線の側を保護する方法を提供する。 - 特許庁