「input-output buffer」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

The input output buffer is provided with a power supply generating circuit 16 that converts the voltage signal EB externally received into a proper level corresponding to a high level power supply VDE to generate a reference power supply VDO.例文帳に追加

入出力バッファは、外部から入力される電圧信号ＥＢを高電位電源ＶＤＥに対応する適切な電位に変換して基準電源ＶＤ０を生成する電源作成回路１６を備える。 - 特許庁

After being processed by an image processing section 306 to be stored once in a buffer memory 308, image signals input are encrypted by an encryption circuit 310 to be output to the parallel bas via an I/F 303.例文帳に追加

入力された画像信号は、画像処理部３０６により処理され、バッファメモリ３０８に一旦格納された後、暗号化回路３１０により暗号化され、出力Ｉ／Ｆ３０３を介してパラレルバスに出力される。 - 特許庁

A LSI 1 is provided with input buffers 3a and 3b for inputting or outputting signals from or to combinational circuits 2a to 2c , bidirectional buffers 4a to 4c, and an output buffer 5.例文帳に追加

ＬＳＩ１において、組合せ回路２ａ乃至２ｃに信号を入出力する入出力バッファとして、入力用バッファ３ａ及び３ｂ、双方向バッファ４ａ乃至４ｃ、出力用バッファ５を設ける。 - 特許庁

The network element units 11 to 18 each has an input part to which packet data are inputted, a buffer memory in which the inputted packet data are stored, and an output part for outputting the stored packet data to the outside.例文帳に追加

各ネットワークエレメントユニットは、パケットデータが入力される入力部３１と、入力されたパケットデータを蓄積するバッファメモリ３２と、蓄積されたパケットデータを外部に出力する出力部３３とを有している。 - 特許庁

Therefore, because a voltage between a drain and a source of the MOS transistor 21 becomes constant regardless of a voltage value of the input signal Vin, influence on an output Vout can be prevented and a linearity of a buffer circuit is improved.例文帳に追加

従って、ＭＯＳトランジスタ２１のドレイン・ソース間電圧は、入力信号Ｖｉｎの電圧値によらず一定となるので、出力Ｖｏｕｔへの影響が防止でき、バッファ回路の線形性を改善するものである。 - 特許庁

For a probe wafer 2, a buffer 5 for latching an input/output signal is formed between a pad 3 for contacting to an electrode of a semiconductor integrated circuit(IC) 1 and a tester 4 for electrical inspection of the IC1.例文帳に追加

プローブウェハ２に半導体集積回路（ＩＣ）１の電極と接触をとるためのパッド３とＩＣ１の電気検査を行うテスタ４との間に入出力信号をラッチするためのバッファ５を形成する。 - 特許庁

A filter processing part 22-1 and a filter processing part 22-2 perform filtering processing to an input signal held by a buffer 21 and supplies a mixing part 23 with filtered output signals obtained as a result.例文帳に追加

フィルタ処理部２２−１およびフィルタ処理部２２−２は、バッファ２１に保持されている入力信号に対してフィルタ処理を施し、その結果得られたフィルタ出力信号を混合部２３に供給する。 - 特許庁

A plurality of buffer means (e) to which input/output terminals DOia and DIia are connected are connected through switching means D to units of individual Y decoder means K of the respective inner memory column units MM.例文帳に追加

それぞれの中メモリコラム単位ＭＭの個々のＹデコーダ手段Ｋの単位に対して、入出力端子ＤＯｉａ、ＤＩｉａが接続される複数のバッファ手段ｅが開閉手段Ｄを介して接続される。 - 特許庁

A management transmitting portion 2C has a buffer memory 66, a signal input/output portion 68 for inputting and outputting the information to the external, a lamp driving portion 67 driving the group of lamps, and a main control portion 65 for controlling each portion.例文帳に追加

管理送信部２Ｃは、バッファメモリ６６と、情報を外部に入出力するための信号入出力部６８と、ランプ群を駆動させるランプ駆動部６７と、各部を制御する主制御部６５を有する。 - 特許庁

As a result, takeover data in the case of system changeover are reduced, a system changeover time is shortened, possibility to discard a cell because of time-over is reduced, and required capacity of an input/output buffer is decreased.例文帳に追加

その結果、系切り替え時の引継データが少なくなり、系切り替え時間が短縮され、タイムオーバによりセル廃棄が発生する可能性が低くなるとともに入出力バッファの必要量が少なくなる。 - 特許庁

In a structure wherein printing data are spread and processed by using a rebuildable hardware, two sets of buffer groups each made up by combining input and output buffers whereto the same type access made available in a processing unit such as a band unit are formed.例文帳に追加

再構成可能ハードウェアを用いて印刷データを展開処理する構成において、バンド単位等の処理単位で同一タイプアクセスが発生する入出力バッファを組み合わせたバッファ・グループを２組構成した。 - 特許庁

Two or more buffer means e connected to input-output terminals DO_ia and DI_ia are connected to the units of individual Y decoder means K of each middle memory column unit MM via an open/close means D.例文帳に追加

それぞれの中メモリコラム単位ＭＭの個々のＹデコーダ手段Ｋの単位に対して、入出力端子ＤＯｉａ、ＤＩｉａが接続される複数のバッファ手段ｅが開閉手段Ｄを介して接続される。 - 特許庁

To realize reliable data transfer by maintaining matching of input and output pointers, especially without structural complexity, in a first-in, first-out (FIFO) system buffer device used, for example, in a disk controller.例文帳に追加

例えばディスクコントローラなどに使用するＦＩＦＯ方式のバッファ装置において、特に構成の複雑化を招くことなく、入出力ポインタの整合性を維持して、確実なデータ転送を実現することにある。 - 特許庁

Since FETs 18, 19 are switched on, a complementary logic circuit 20 performs logic inversion by inputting an inversion signal of a non-inversion differential input voltage Vinp, and outputs the result to a buffer circuit 6 through an intermediate output node Nc.例文帳に追加

ＦＥＴ１８、１９がオンとなるので、相補型論理回路２０は、非反転差動入力電圧Ｖinpの反転信号を入力して論理反転し、中間出力ノードＮｃを通してバッファ回路６に出力する。 - 特許庁

To provide a semiconductor chip that needs no input/output buffer circuit that operates at a different voltage even when the semiconductor chips different in operation voltage are connected, thereby preventing an increase in chip area.例文帳に追加

動作電圧が互いに異なる半導体チップを接続して用いる場合、双方に、自身の動作電圧と異なる電圧で動作する入出力バッファ回路を設ける必要があり、チップ面積が大きくなってしまう。 - 特許庁

The Schmitt buffer 111 has two upper and lower threshold levels and changes a level of its output signal OUT depending on whether a voltage of an input signal IN is higher than or lower than the two levels.例文帳に追加

シュミットバッファ１１１は，上下２つのスレショルドレベルを有し，入力信号ＩＮの電圧がこの２つのレベルより高くなるか，または，低くなるかによって出力信号ＯＵＴのレベルを変化させるものである。 - 特許庁

An input control means 21 is provided with a data group detection means to employ the point of the data group for the address storage opportunity of an address management means 24, the grasp of buffer storage completion with an output control means 25 and the like.例文帳に追加

入力制御手段２１は、データ群検知手段を有し、データ群の区切りをアドレス管理手段２４のアドレス格納契機、出力制御手段２５でのバッファ格納完了把握等に使用する。 - 特許庁

To realize a variable length packet switch that conducts switching in matching with a characteristic of traffic while suppressing a cost of a data transfer path and the switch while utilizing features of a cross point buffer system where input output ports are asynchronously in operation.例文帳に追加

各入出力ポートが非同期で動作するクロスポイントバッファ方式の特長をいかしながら、データ転送バス、スイッチのコストを抑え、トラフィックの特性に合わせたスイッチングを行う可変長パケットスイッチを実現する。 - 特許庁

Image data VDATA provided to an input processor 11A are passed through a filter 12, stored in an FIFO buffer 13, then read out sequentially from an output section 14A, and transferred to the outside.例文帳に追加

入力処理部１１Ａに与えられた画像データＶＤＡＴＡは、フィルタ１２でフィルタ処理が施されてＦＩＦＯバッファ１３に格納された後、出力部１４Ａから順次読み出されて外部へ転送される。 - 特許庁

Only a trailing edge is delayed only by two delay buffer steps from each input signal by supplying an OR output between a chip specification signal and a write display signal to the circuit 1, a glitch is removed by generating an OR output between an output of an address decoder 3 and an output signal from the OR gate 203 and the OR output is supplied to the write/read control terminal of the storage element 4.例文帳に追加

そして、チップ指定信号と書き込み表示信号との論理和出力をライトパルス生成回路１に供給することで立ち下がりエッジのみ各入力信号よりディレイバッファ２段分だけ遅延させると共に、アドレスデコーダ３の出力とＯＲゲート２０３の出力信号との論理和出力を生成することで、グリッジを除去し、この出力を記憶素子４の書き込み／読み出し制御端子に供給する。 - 特許庁

The random number generating circuit has a parallel circuit which is connected to an input of a selection circuit 101 and has buffer circuits 103_1 to 103_n selected by the selection circuit 101 and an inverter circuit 102 with a control terminal connected to an input of the parallel circuit and an output of the selection circuit 101.例文帳に追加

選択回路１０１の入力に接続され、選択回路１０１により選択されるバッファ回路１０３_１〜１０３_ｎを有する並列回路と、並列回路の入力及び選択回路１０１の出力に接続される制御端子付インバータ回路１０２とを有する。 - 特許庁

A control part 102 decides whether the input character string is registered in a correction history registration part 104, and when the character string is registered in the correction history registration part 104, the input buffer 101 is instructed to output a corrected character string associated with the character string.例文帳に追加

制御部１０２は、入力された文字列が修正履歴登録部１０４に登録されているか否かを判別し、修正履歴登録部１０４に登録されている文字列である場合には、その文字列に関連付けられた修正文字列を出力するよう入力バッファ１０１へ指示する。 - 特許庁

Input nodes of first inverters MP3, MN11 are connected to the first node N1, output nodes of the first inverters MP3, MN11 are connected to the second node N2, and a third transistor MP1 made into an off-state when data is input to the page buffer P/B is connected between the first inverters MP3, MN11 and a power source terminal Vdd.例文帳に追加

第１インバータMP3,MN11の入力ノードは、第１ノードN1に接続され、第１インバータMP3,MN11の出力ノードは、第２ノードN2に接続され、第１インバータMP3,MN11と電源端子Vddの間には、データをページバッファP/Bに入力するときにオフ状態となる第３トランジスタMP1が接続される。 - 特許庁

By having a dummy cell array 201 arranged in a memory cell array 101, and an intermediate buffer 300 arranged between the dummy cell array and the input-output circuits 400, control signal of the input-output circuit 400 can be operated at a high speed and at a high frequency in the memory of a large bit width, while the effect of increasing area to the absolute minimum is suppressed.例文帳に追加

ダミーセルアレイ２０１をメモリセルアレイ１０１内に配置し、中間バッファ３００を入出力回路４００の間に配置することにより、ビット幅の大きなメモリにおいても面積増大効果を最小限に抑えつつ、入出力回路４００の制御信号を高速かつ高周波で動作させることを可能にする。 - 特許庁

A delay adjusting cell for adjusting the delay time of signals in a semiconductor integrated circuit using a buffer comprises an input stage A for shaping input signals, a delay adjuster D for delaying the shaped signals utilizing the crosstalk delay, and an output stage E for shaping output signals from the delay adjuster D.例文帳に追加

半導体集積回路における信号の遅延時間をバッファにより調整する遅延調整セルであって、入力される信号を整形する入力段Ａと、整形した信号を、クロストーク遅延を利用して遅延させる遅延調整部Ｄと、遅延調整部Ｄから出力された信号を整形する出力段Ｅと、を備える。 - 特許庁

An MOS transistor 5 which operates as a switch for switching over gain and phase compensation by inputting a gain switching signal 53 is arranged, via a feedback resistor 4, between an input side of an inversion amplification circuit 1 and an output side of a buffer circuit 2 arranged on an output side of the circuit 1.例文帳に追加

利得切替信号５３を入力して利得および位相補償切り替えのためのスイッチとして動作し帰還抵抗４を介し反転増幅回路１の入力側とこの反転増幅回路１の出力側に有するバッファ回路２の出力側との間にＭＯＳトランジスタ５を設ける。 - 特許庁

The buffer circuit includes an N-channel transistor, having an input electrode connected to the second power supply node, and a control electrode connected to the output node of the charge pump, and a first constant current source, disposed in between a first power supply node and the output electrode of the N-channel transistor.例文帳に追加

バッファ回路は、第２の電源供給ノードに入力電極が接続され、前記チャージポンプの出力ノードに制御電極が接続されたＮチャネルトランジスタと、第１の電源供給ノードとＮチャネルトランジスタの出力電極との間に配置された第１の定電流源とを有する。 - 特許庁

A data buffer 3 receives a data input signal when the writing instruction signal WE is received, and drives the corresponding one of the bit lines BL and amplifies a minute reading signal transmitted to one of the bit lines BL to output a data output signal when the reading instruction signal RE is received.例文帳に追加

データバッファ３は、書き込み指示信号ＷＥを受けたときにデータ入力信号を受け、それぞれ対応するビット線ＢＬを駆動するとともに、読み出し指示信号ＲＥを受けたときにビット線ＢＬに伝達される微小な読み出し信号を増幅してデータ出力信号を出力する。 - 特許庁

Each formatter 105 multiplexes the replaced PID in place of the original PID on each TS from the input buffer 13, a changeover device 107 selects an output of each formatter 105 and prescribed control information to apply time division multiplex them and to provide an output of the result as a new TS.例文帳に追加

各フォーマッタ１０５は、入力バッファ１３からの各ＴＳに上記付け替え後のＰＩＤを元のＰＩＤに代えて多重し、切り替え器１０７は、各フォーマッタ１０５の出力と所定の制御情報とを切り替えて時分割多重し、新たな一つのＴＳとして出力する。 - 特許庁

The delay elements 421-42n delay an input signal by a delay decided by voltages VC1, VC2 received from terminals 453, 454 and output the delayed signal to a delay element of a next stage and the dummy buffers 441, 442, etc., or the delay element of the next stage and the output buffer 450.例文帳に追加

遅延素子４２１〜４２ｎは、端子４５３，４５４から入力される電圧ＶＣ１，ＶＣ２によって決定される遅延量だけ入力信号を遅延させて、次段の遅延素子およびダミーバッファ４４１，４４２，・・・、または次段の遅延素子および出力バッファ４５０へ出力する。 - 特許庁

The switching portion 12 is arranged such that a connection is established through a connecting wiring 12a in an uppermost layer between a plurality of connecting terminals S0-Sn, which output inputted signals with a time delay different from each other and a connecting terminal SS which is connected to an input terminal In of an output buffer gate G0.例文帳に追加

スイッチ部１２は、入力信号が互いに異なる遅延時間で出力される複数の接続端子Ｓ０〜Ｓｎと、出力用バッファゲートＧ０の入力端子Ｉｎに接続された接続端子ＳＳとが、最上層の接続配線１２ａによって接続されている。 - 特許庁

When a delayed decision signal F as a delayed signal of the decision signal D by a decision delay means 11 is in a state of representing nonconformity, and output buffer 12 is brought into a conducting state, and a defective information signal E is outputted to the outside from an input/output terminal 2A for inputting the expected value signal B.例文帳に追加

判定信号Ｄを判定遅延手段１１で遅延させた遅延判定信号Ｆが不一致を示す状態になると、出力バッファ１２を導通状態とし、不良情報信号Ｅを期待値信号Ｂを入力する入出力端子２Ａから外部出力する。 - 特許庁

The virtual output queue controller 200 in the input buffer type switch in the virtual output queue is provided with a class band managing part 201 for CBR class and a connection request generating part 202 to make a connection request to a switch scheduler capable of performing three stages of priority control.例文帳に追加

仮想出力キュー方式の入力バッファ型スイッチにおける仮想出力キュー制御装置２００は、ＣＢＲクラス用のクラス帯域管理部２０１と、三段階の優先制御を実行可能なスイッチスケジューラに対して接続要求を行う接続要求生成部２０２と、を備えている。 - 特許庁

The device is provided with a switch circuit 112 controlled by the coincidence-detection output, switching the data corresponding to the defective address in a sense amplifier circuit 104 to the data selected by the set number in the redundant sense amplifier circuit 105, and connecting it to a data input/output buffer 113.例文帳に追加

その一致検出出力により制御されてセンスアンプ回路１０４の中の不良アドレス対応のものと冗長センスアンプ回路１０５のなかのセット番号により選択されたものとを切り換えてデータ入出力バッファ１１３に接続するスイッチ回路１１２を備える。 - 特許庁

Under control of control units 310 and 311, in an HDD 103, a packet output from a stream data input part 301 is added with a time stamp by a time stamp addition part 303 and transferred to an HDD 104 via a buffer 304, a stream data generation part 306 and a stream data output part.例文帳に追加

制御部３１０、３１１の制御により、ＨＤＤ１０３では、ストリームデータ入力部３０１から出力されたパケットがタイムスタンプ付加部３０３によりタイムスタンプが付加されてバッファ３０４、ストリームデータ生成部３０６、ストリームデータ出力部を経由して、ＨＤＤ１０４に転送される。 - 特許庁

Then, in the control LSI 1, a selector 11 for switching output signals g1 from the internal circuit 14 of the control LSI 1 to the memory 8 for the data storage and the signals i1 inputted from external input/output signals d1 through an interface buffer 3 is provided.例文帳に追加

このセレクタ１１により、制御ＬＳＩ１が選択されている動作モード時には、メモリ８は、その制御ＬＳＩ１が使用し、またメモリを内蔵していないその他の制御ＬＳＩ２が選択されている動作モード時には、制御ＬＳＩ１の外部端子には、メモリ８の信号が割り付けられる。 - 特許庁

The output buffer circuit 1 is also provided with a second level converter circuit 22 for outputting a signal D with the ground and the external output interface power supply potential VDH, defined as amplitude range on the basis of a control input signal C with the ground and the power supply potential VDL at the semiconductor chip core side, defined as an amplitude range.例文帳に追加

また、グランドと半導体チップコア側の電源電位ＶＤＬとを振幅範囲とする制御入力信号Ｃに基づいて、グランドと外部出力インターフェース電源電位ＶＤＨとを振幅範囲とする信号Ｄを出力する第２レベルコンバータ回路２２を備えた。 - 特許庁

A power supply becoming the reference of a load circuit is constituted of a first inverter 1 and a buffer 2 having short-circuited input and output, and a hysteresis control circuit 5 regulates the amount of shift of first and second load circuits 3 and 4 based on the output from a differential amplifier 6 thus constituting hysteresis.例文帳に追加

入出力を短絡した第１のインバータ１とバッファ２とにより負荷回路の基準となる電圧源を構成し、差動増幅器６の出力を基にヒステリシス制御回路５が第１の負荷回路３と第２の負荷回路４のシフト量を調整することによってヒステリシスを構成する。 - 特許庁

An oscillator includes: an oscillation circuit for generating an oscillation signal; an amplifier circuit for amplifying the generated oscillation signal; and a plurality of CMOS buffer circuits connected in parallel with each other, input terminals of the CMOS buffer circuits are connected together, output terminals of the CMOS buffer circuits are connected together, and each CMOS buffer circuit buffers the amplified oscillation signal.例文帳に追加

発振信号を生成する発振回路と、前記生成された発振信号を増幅する増幅回路と、相互に並列接続された複数のＣＭＯＳバッファ回路であって、当該複数のＣＭＯＳバッファ回路の入力端が一つに接続されており、当該複数のＣＭＯＳバッファ回路の出力端が一つに接続されており、各ＣＭＯＳバッファ回路が前記増幅された発振信号をバッファリングする前記複数のＣＭＯＳバッファ回路と、を含む。 - 特許庁

A signal compression means 100 applies compression processing to an input signal, a recording system signal processing means 210 applies prescribed recording system signal processing to the input signal after the compression, an output of the recording system signal processing means 210 is written in a buffer memory 140 at a prescribed time interval and the signal is read from the buffer memory 140 in an optional timing.例文帳に追加

入力信号に対し圧縮処理を信号圧縮手段１００で施し、圧縮後の入力信号に対し記録系信号処理手段２１０で所定の記録系信号処理を施し、記録系信号処理手段２１０の出力をバッファメモリ１４０に一定の時間間隔で書き込み、バッファメモリ１４０から任意のタイミングで読み出しを行う。 - 特許庁

A path selection device is installed in each input path, so that it is not necessary to execute queuing, and a buffer storage device and a device for abandoning the same packet arriving with delay unique for flooding are installed in each output path, and the buffer storage device in an incoming side output path is provided with a storage capacity to such an extent that packet does not overflow.例文帳に追加

本発明は上記の課題を、入方路毎に経路選択装置を設置することにより待合せを行わせず、且つ出方路毎に緩衝記憶装置およびフラッディングに特有な遅れて到着する同一パケットを廃棄するための装置を設置し、着信側出方路における該緩衝記憶装置に対してはパケットが溢れない規模の記憶容量を具備させる手段により解決する。 - 特許庁

There are provided at least one buffer independent of functions of the memory macro, an external terminal for buffering independent of an external terminal for using the functions of the memory macro, and wiring for buffering independent of wiring comprising the functions of the memory macro for connecting input and output terminals of the buffer and the external terminal for buffering.例文帳に追加

メモリマクロの機能とは独立した少なくとも１つのバッファと、メモリマクロの機能を使用するための外部端子とは独立したバッファ用の外部端子と、バッファの入力端子および出力端子とバッファ用の外部端子とを接続する、メモリマクロの機能を構成する配線とは独立したバッファ用の配線とを備える。 - 特許庁

A packet processing section comprises a buffer memory consisting of a plurality (n) of SDRAMs accessible in parallel, a serial/parallel converter receiving input packets in series and delivering them in parallel, and a parallel/serial converter for storing a plurality of parallel signals read out from the buffer memory and generating an output packet.例文帳に追加

パケット処理部は，並列にアクセス可能な複数（ｎ）個のＳＤＲＡＭで構成するバッファメモリを備え，入力パケットが直列に入力して並列に出力する直並列変換器と，バッファメモリから読み出された複数個の並列信号を格納して直列に出力パケットを発生する並直列変換器とを設ける。 - 特許庁

A blocking brightness extension processing module 20 performs a blocking brightness extension process on each pixel of an image which is either a 360-degree all-round input image (Pa) of an elliptical surface stored in an image buffer memory 13 or a clipped image (object image) stored in an object image buffer memory 19 and is output for display.例文帳に追加

ブロッキング輝度伸張処理部２０は、画像バッファメモリ１３に記憶された楕円面の３６０°全周入力画像（Ｐａ）とオブジェクト画像バッファメモリ１９に記憶された切り出し画像（オブジェクト画像）を処理対象に、表示出力する画像に対して画素単位のブロッキング輝度伸張処理を実施する。 - 特許庁

In the storage device, a buffer, where the procedure of a buffer tree is stored to be input to a plurality of boundary scans, is inserted into a signal path between a switching signal (Mode signal) to an output (gate) of each cell and a clock signal (UpdateDR signal) for a final data keeping means (flip-flop) of each cell.例文帳に追加

記憶装置には、さらに、バッファツリー生成の手順が記憶され、複数のバウンダリスキャンセルに入力される、各セルの出力（ゲート）切り替え信号（Ｍｏｄｅ信号）と、各セルの最終データ保持手段（フリップフロップ）のクロック信号（ＵｐｄａｔｅＤＲ信号）の信号経路に、バッファを挿入する。 - 特許庁