「input-output buffer」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

The output buffer circuit includes selector circuits 1-3 in the pre-stage of the buffer, and is capable of selecting, by the selector logic, signals input into the buffer and inverts the data signal in the inverter, and adjusts the amount of pre-emphasis and the number of pre-emphasis taps by the select signal of the selector logic.例文帳に追加

バッファの前段にセクレタ回路1〜3を有し、インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整する。 - 特許庁

For example, a signal sent from an output buffer circuit 107 of a semiconductor chip 300_N is transmitted to an input buffer circuit 108 of a semiconductor chip 300_1 through a repeater buffer circuit 301 of each of semiconductor chips 300_2 to 300_N.例文帳に追加

例えば、半導体チップ３００_Ｎの出力バッファ回路１０７より送信された信号は、各半導体チップ３００_２〜３００_Ｎのリピータバッファ回路３０１を介して半導体チップ３００_１の入力バッファ回路１０８に伝送される。 - 特許庁

A dedicated circuit 102 for encryption, decryption and message authentication and the second data buffer 102B are directly connected via a local bus 104 and connection destinations of input/output of the first data buffer 101B and the second data buffer 102B can be replaced.例文帳に追加

暗復号・メッセージ認証専用回路１０２と第２のデータバッファ１０２Ｂがローカルバス１０４を介して直接に接続され、第１のデータバッファ１０１Ｂと第２のデータバッファ１０２Ｂの入出力の接続先が入れ替え可能に構成されている。 - 特許庁

A semiconductor memory 1 is provided with a NAND gate 2 for a DRAM, a clock generating circuit 3, an address buffer 4 a row decoder 5, a column decoder 6, an input buffer 10, an output buffer 11, and a memory cell array 8 for a SRAM.例文帳に追加

半導体メモリ１は、ＤＲＡＭ用のＮＡＮＤゲート２、クロック発生回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１０および出力バッファ１１と、ＳＲＡＭ用のメモリセルアレイ８および入出力制御回路９とを備える。 - 特許庁

An input and output circuit is constituted of a signal outputting part constituted of a try state buffer 20, a signal inputting part constituted of an input buffer 18, and a voltage limiting n channel type transistor 19 for reducing the high level of a logical signal to a prescribed voltage.例文帳に追加

入出力回路は、トライステートバッファ２０から成る信号出力部、及び、入力バッファ１８から成る信号入力部、論理信号のハイレベルを所定の電圧に抑える電圧制限ｎチャネル型トランジスタ１９で構成される。 - 特許庁

An OR circuit OR to which a scan mode signal SCAN and output data of a logic circuit LGC are input is provided, and the output Buffer BUFA is controlled in such a way as to be set at an output inhibition state according to output data of the OR circuit OR.例文帳に追加

スキャンモード信号ＳＣＡＮ及び論理回路ＬＧＣの出力データが入力されたオア回路ＯＲを備え、このオア回路ＯＲの出力データに応じて出力バッファＢＵＦＡが出力禁止状態となるように制御されている。 - 特許庁

When the processing is not executed yet, a step for preparing reference information to input values and output values on a task queue; a step for assigning storage regions to the output values to an output address buffer and an output index buffer; and a step for preparing the reference information to the input values and the output values on the task queue and showing the completion of the processing at the shader stage are executed.例文帳に追加

処理がまだ実行されていない場合には，入力値，及び出力値への参照情報を前記タスクキュー上に作成する工程と，出力値への記憶領域を前記出力アドレスバッファ，及び出力インデックスバッファに割り当てる工程と，入力値，及び出力値への参照情報をタスクキュー上に作成してシェーダステージにおける処理が完了したことを示す工程とを実行する。 - 特許庁

A word selecting signal input buffer 2, a block selecting signal input buffer 3, and a digit selecting signal input buffer 4 are provided on a semiconductor chip 1, the device has decoders 5-7 decoding each signal, drivers 8-10 of each output signal of decoders, a memory block BL storing information, and a gate circuit G selecting a column of a memory cell in a memory block.例文帳に追加

半導体チップ１上に、ワード選択信号入力バッファ２、ブロック選択信号入力バッファ３、デジット選択信号入力バッファ４があり、それらの各信号をデコードするデコーダ５〜７と、デコーダの各出力信号のドライバ８〜１０と、情報を記憶するメモリブロックＢＬと、メモリブロック内のメモリセルの列を選択するゲート回路Ｇが有る。 - 特許庁

An image processor which performs rotation processing for input image data from an image input portion 12 to generate and output a rotated image from an image output portion 15 secures a buffer of irreducible size needed for the rotation processing according to the angle of rotation of the rotated image in an input buffer portion 13.例文帳に追加

画像入力部１２からの入力画像データに対して回転処理を施して回転画像を生成して画像出力部１５から出力する画像処理装置において、制御部１１による制御の下に、回転画像の回転角度に応じて回転処理に必要な最小限のサイズのバッファを入力バッファメモリ部１３に確保する。 - 特許庁

The level shift circuit 2A includes a first input terminal 11, second input terminal 12, third input terminal 13, first output terminal 21, second output terminal 22, first PMOS transistor 31, second PMOS transistor 32, first NMOS transistor 41, second NMOS transistor 42, first buffer circuit 51A, second buffer circuit 52A, and first inverter circuit 60.例文帳に追加

レベルシフト回路２Ａは、第１入力端子１１、第２入力端子１２、第３入力端子１３、第１出力端子２１、第２出力端子２２、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第１ＮＭＯＳトランジスタ４１、第２ＮＭＯＳトランジスタ４２、第１バッファ回路５１Ａ、第２バッファ回路５２Ａおよび第１インバータ回路６０を備える。 - 特許庁

The controller 8 outputs TxFault, from the TxFault output terminal (b) to the output buffer 11; outputs a shutdown signal to the APC circuit 7 based upon input to the TxDisable input terminal (a); and outputs the TxFault to the external supervisory control signal input/output terminal (g), when a monitor value of a bias current exceeds a shutdown threshold.例文帳に追加

コントローラ８は、バイアス電流のモニタ値がシャットダウン閾値を超えた場合に、TxFault出力端子ｂから出力用バッファ１１にTxFaultを出力し、TxDisable入力端子ａへの入力に基づいてＡＰＣ回路７へシャットダウン信号を出力すると共に、TxFaultを外部監視制御信号入出力端子ｇへ出力させる。 - 特許庁

To secure necessary output characteristic without setting a new program nor new terminal required for executing the program by sending the output signal received from an output buffer to a data input terminal, using a reset signal as a latch fetching signal and switching the output characteristic according to the output signal sent from a latch circuit.例文帳に追加

半導体集積回路の出力バッファ制御回路において、出力バッファから出力される出力信号の出力インピーダンスを制御することによって、いろいろな外部入力条件に最適な出力インピーダンスで出力することができる。 - 特許庁

An address output command circuit 7 makes a signal SR to be 'H' at the time of finish of input of a row address (NCK=4), an address buffer 4 outputs a row address to a row decoder 8.例文帳に追加

アドレス出力指令回路７はロウアドレスの入力完了時（ＮCK＝４）に信号ＳR をＨとし、アドレスバッファ４はロウデコーダ８にロウアドレスを出力する。 - 特許庁

Specifically, the buffer circuit 10 reduces or increases a DC component of an input signal SI' in accordance with the duty ratio of the output signal SO.例文帳に追加

つまり、バッファ回路１０は、出力信号ＳＯのデューティー比に応じて、入力信号ＳＩ´の直流成分をさらに小さくしたり、大きくしたりする。 - 特許庁

The output terminals of the buffer circuits are connected to the input terminal of a gm amplifier circuit Amp2 through the second switch circuits, SW4, SW5, and SW6.例文帳に追加

このバッファ回路の出力端は、第２のスイッチ回路ＳＷ４、ＳＷ５、ＳＷ６を介して、ｇｍ増幅回路Ａｍｐ２の入力端に接続されている。 - 特許庁

Switching means is provided between each of the page buffer selection means and the input/output line to perform switching control of the data transfer to/from the line.例文帳に追加

各ページバッファ選択手段と入出力ラインの間にスイッチ手段を設け、入出力ラインとの間のデータ伝送を切り換え制御する。 - 特許庁

To provide a pad layout for a large-capacity semiconductor memory device used to realize a data input/output buffer which is operated stably and at a high speed.例文帳に追加

安定かつ高速で動作するデータ入出力バッファを実現するための大容量半導体記憶装置のためのパッドレイアウトを提供する。 - 特許庁

A second memory interface section 170 is disposed in an electrode region 210 and an input/output buffer region 220 provided along a fourth side 260.例文帳に追加

第２のメモリインターフェース部１７０は第４の辺２６０に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置される。 - 特許庁

A first memory interface section 160 is disposed in an electrode region 210 and an input/output buffer region 220 provided along a third side 250.例文帳に追加

第１のメモリインターフェース部１６０は第３の辺２５０に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置される。 - 特許庁

To provide an ATM switch device of an output buffer type that can reduce the probability of aborted input data and effectively utilize a memory resource.例文帳に追加

入力データが廃棄される確率を減らすことができ、かつメモリ資源を有効活用できる出力バッファ型のＡＴＭスイッチ装置を提供する。 - 特許庁

The stacked semiconductor memory device comprises a plurality of memory chips that are stacked on a processor chip; a plurality of penetration electrodes (TSV); and an input/output buffer.例文帳に追加

積層半導体メモリ装置は、プロセッサチップの上部に積層された複数のメモリチップ、複数の貫通電極（ＴＳＶ）及び入出力バッファを含む。 - 特許庁

This device is provided with memory cell arrays 34a, 34b, a bank selector 36, a cell selecting circuit 38a, a data multiplexer 40, and an input/output buffer 42.例文帳に追加

装置は、メモリセルアレイ３４ａおよび３４ｂとバンクセレクタ３６とセル選択回路３８ａとデータマルチプレクサ４０と入出力バッファ４２とを具える。 - 特許庁

To provide a data input/output control circuit absorbing synchronization deviation by a clock speed difference between different systems to keep a buffer use amount stable.例文帳に追加

異なるシステム間のクロック速度差による同期ずれを吸収し、バッファ使用量を安定に保たれるデータ入出力制御回路を提供する。 - 特許庁

To execute a test of an input/output buffer circuit of a semiconductor integrated circuit without preparing exclusive test data nor inserting a special circuit.例文帳に追加

半導体集積回路の入・出力バッファ回路のテストを、専用のテストデータを用意したり特殊な回路を挿入したりすることなく、行い得るようにする。 - 特許庁

In this case, since an external resistance R2 is positioned between an output terminal and an inverted input terminal (-) of a buffer amplifier 20, the voltage at the VM2 is expressed as VM2=(1+R2/R1)V1.例文帳に追加

この場合、バッファアンプ２０の出力端子と反転入力端子（−）間に外部抵抗Ｒ２があるため、ＶＭ２の電圧は、ＶＭ２＝（１＋Ｒ２／Ｒ１）Ｖ１となる。 - 特許庁

To provide a frame synchronizing circuit and a method that output input data of a plurality of systems by frame synchronization with minimum storage capacity of a buffer memory.例文帳に追加

バッファメモリの記憶容量を最小限で複数の系の入力データをフレーム同期させて出力するフレーム同期回路及び方法を提供する。 - 特許庁

The program scans its input string (taken from the program's first command-line argument) reading integers, and writes the squares of these integers to the output buffer. 例文帳に追加

(プログラムの第一コマンドライン引き数から取った) 入力文字列をスキャンして整数を読み込み、これらの整数の二乗を出力バッファに書き出す。 - JM

A pixel processing means 14 performs a sequential image processing of the pixel data of the input image 2a which has been temporarily stored in the line buffer 11, and outputs output pixel data.例文帳に追加

画素処理手段１４は、ラインバッファ１１に一時記憶された入力画像２ａの画素データを順次画素処理し、出力画素データを出力する。 - 特許庁

To improve input/output efficiency even in equipment capable of having only a small buffer pool by enabling a user program to intervene.例文帳に追加

ユーザ・プログラムが介入することができ、この結果小さいバッファプールしか持つことができない機器においても良い入出力効率をもたらすこと。 - 特許庁

This cable for connecting a device and a device consists of an interface buffer 11, a resistor 12 for level adjustment between the input and output terminals of the buffer 11 and a resistor 13 for impedance adjustment between the input terminal of the buffer 11 and ground, and each of the resistors is a variable resistor.例文帳に追加

装置と装置とを接続するレベル／インピーダンス調整インタフェース付きケーブルにおいて、インタフェースバッファと、該インタフェースバッファの入出力端間のレベル調整用抵抗器と、前記インタフェースバッファの入力端と接地間のインピーダンス調整用抵抗器とから構成され、前記各抵抗器は可変抵抗器であることを特徴とする。 - 特許庁

The optical switch for switching a plurality of input signals to a plurality of output positions, is characterized in that a lamination body in which the same number of nonlinear optical layers and buffer layers as that of the input parts are laminated crosses the optical path between the input parts and the output parts.例文帳に追加

複数の入力信号を複数の出力位置へスイッチングさせる光スイッチにおいて、入力部と出力部の間に、非線形光学層と緩衝層を入力部数と同数積層させた積層体が光路に交差していることを特徴とする光スイッチ。 - 特許庁

The input buffer circuit is provided with a differential amplifier 21 that generates an output signal to an output node in response to an input signal and a reference voltage, a current supply means 23 to reduce a leading time of the output signal of the differential amplifier 21, and a current discharge means 25 that reduces a trailing time of the output signal of the differential amplifier 21.例文帳に追加

入力信号と基準電圧に応答して出力ノードに出力信号を発生する差動増幅器と、差動増幅器の出力信号の立上り時間を縮めるための電流供給手段と、差動増幅器の出力信号の立下り時間を縮めるための電流排出手段とを具備する。 - 特許庁

The node proxy buffer controls input and output of the data packet in the node proxy buffer so that a predetermined queue length of the stored data packet can be held in a "connection state", and it controls to delay a predetermined time, and output the data packet from the node proxy buffer in the "breakdown state".例文帳に追加

ノードプロキシバッファは、「接続状態」である場合、蓄積されたデータパケットの所定キュー長が保持されるように、ノードプロキシバッファにおけるデータパケットの入力及び出力を制御し、「切断状態」である場合、所定時間だけ遅延させて、ノードプロキシバッファからデータパケットを出力するように制御される。 - 特許庁

Respective delay sections D have the identical configuration, and each delay section includes a delay buffer I for outputting a signal resulting from delaying an input signal by a delay time, corresponding to the control voltage VC and a shaping buffer J for shaping the output of the delay buffer I into a rectangular wave having an amplitude of a power source voltage and outputting the shaped output.例文帳に追加

各遅延部Ｄは互いに同一の構成を有し、入力された信号に対して制御電圧ＶＣに応じた遅延時間だけ遅延した信号を出力する遅延バッファＩと、遅延バッファＩの出力を電源電圧の振幅を有する矩形波に整形して出力する整形バッファＪとを含む。 - 特許庁

An application program 110 allows an input instruction queue 103 of an operating system 10 to store an input instruction 113, and transmits transmission data stored in an output buffer 115 through an output instruction processing part 101 to an opposite system 20 according to an output instruction 111.例文帳に追加

アプリケーションプログラム１１０は、入力命令１１３をオペレーティングシステム１０の入力命令キュー１０３に格納させた後、出力バッファ１１５に格納された送信データを出力命令１１１により出力命令処理部１０１を介して相手システム２０に送信する。 - 特許庁

A band-pass filter having predetermined characteristics is formed by using the parameters of passive elements included in an output equivalent circuit as viewed from an output terminal of the mixer circuit 40 and the parameters of passive elements included in an input equivalent circuit as viewed from an input terminal of the output buffer circuit 30.例文帳に追加

ミキサ回路４０の出力端子からみた出力等価回路に含まれる受動素子の定数、および出力バッファ３０の入力端子からみた入力等価回路に含まれる受動素子の定数が利用されて、所定の特性を備えるバンドパスフィルタが構成される。 - 特許庁

The the first voltage source 8 is added to the first integrated circuit 6, the second voltage source 9 is added to the second integrated circuit 7, and outputs therefrom are input into the measuring instrument 15 through the measured output switching relay 14, via the first input switching relay 10 and the third buffer 12, the second output switching relay 11 and the fourth buffer 13.例文帳に追加

第１集積回路６には第１電圧源８を、第２集積回路７には第２電圧源９を追加し、この出力が第１出力切換リレー１０と第３バッファ１２及び第２出力切換リレー１１と第４バッファ１３を経て、被測定出力切換リレー１４を通して測定器１５に入力する。 - 特許庁

The level holding circuit is provided with a buffer amplifier circuit 1 wherein signals are inputted to a noninverted input terminal 5, and two holding circuit parts 2 and 3 whose input terminal is connected to the output terminal 7 of the buffer amplifier circuit 1 and which hold the maximum value or minimum value of signals outputted from the output terminal 7.例文帳に追加

レベル・ホールド回路は、非反転入力端子５に信号が入力されるバッファアンプ回路１と、入力端子がバッファアンプ回路１の出力端子７に接続され、この出力端子７から出力された信号の最大値又は最小値を保持する２つのホールド回路部２，３とを有する。 - 特許庁

Since an input switching means 104 and an output switching means 105 are provided to switch the buffer memory 101 and the processor bus 103 for an input source and an output destination, the sampling rate conversion is realized in any optional direction in the case of write to and read from the buffer memory.例文帳に追加

サンプリング率変換器１０２の入力元や出力先として、バッファメモリ１０１とプロセッサバス１０３とを切り替える、入力切替手段１０４及び出力切替手段１０５を設けたので、バッファメモリに書き込む際でも、バッファメモリから読み出す際でもどちらの方向でも任意の方向でサンプリング率変換が可能になる。 - 特許庁

A field through level to be detected in the CDS circuit 22 is detected, and the temperature of the buffer circuit 14, namely, that of the scope tip part is detected from a linear relationship between the input/output voltage of the buffer circuit 14 and the temperature of the buffer circuit 14.例文帳に追加

そして、ＣＤＳ回路２２において検出されるフィードスルーレベルを検出し、バッファ回路１４の入出力電圧とバッファ回路１４の温度との線形関係に基づき、バッファ回路１４の温度、すなわちスコープ先端部の温度を検出する。 - 特許庁

A disk drive control part 5b controls the disk device 28 to perform recording and reproducing the video data therein by time-sharing, and also controls timing for reading the video data from the buffer memory 23 as an input buffer means and an output buffer means.例文帳に追加

ディスクドライブ制御部５ｂは、上記ディスク装置２８における上記映像データの記録と、再生とを時分割に行わせると共に、入力バッファ手段及び出力バッファ手段としてのバッファメモリ２３からの上記映像データの読み出しタイミングを制御する。 - 特許庁

To prevent underflow, wherein an input to a buffer does not catch up with an output from the buffer, a transmit pointer is forced to wait at a current end-of-line symbol to transmit fill bits until there are at least two end-of-line symbols stored in the buffer.例文帳に追加

バッファへの入力がバッファからの出力に追いつかなくなるアンダーフローを防止するため、今回の行の行末記号の場所で伝送ポインタを強制的に待機させ、バッファに少なくとも２個の行末記号が記憶されるまで、フィルビットを伝送する。 - 特許庁

The data processing macro has a data processing part for processing data, the buffer with data input and output ports for temporarily storing and burst-transferring the data processed by the data processing part, and a buffer control part for causing the buffer to burst-transfer the stored data.例文帳に追加

該データ処理マクロは、データを処理するデータ処理部と、データ処理部が処理したデータを一時的に蓄積してバースト転送する、データの入力ポートと出力ポートとを有するバッファと、バッファに、蓄積されたデータをバースト転送させるバッファ制御部と、を有する。 - 特許庁

Buffer circuits 11, 12 adjust a leading time or trailing time with respect to input signals INP, INM, respectively, and output as a positive phase output signal OUTP and a negative phase output signal OUTM, respectively.例文帳に追加

バッファ回路１１、１２は、それぞれ入力信号ＩＮＰ、ＩＮＭに対して立ち上り時間または立ち下り時間を調整してそれぞれ正相出力信号ＯＵＴＰ、逆相出力信号ＯＵＴＭとして出力する。 - 特許庁

The multiple address cell copy system consists of an input channel compatible section 10, having an input buffer section 11, a switching (SW) section 20 having a switch copy function 21, and output channel compatible sections 30.例文帳に追加

入力バッファ部１１を有する複数の入力回線対応部１０、スイッチ（ＳＷ）コピー機能２１を有するＳＷ部２０および複数の出力回線対応部３０により構成される。 - 特許庁