「input-output buffer」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

In a controller 16 of a tape drive, when a command processing part 41 receives a synchronization command and a buffer management part 42 delivers data in a buffer to a channel input and output part 43 to complete writing to a tape, a backhitch determining part 44 determines whether backhitchless writing is performed, from a viewpoint of whether nominal volume of data can be finally written in the tape.例文帳に追加

テープドライブのコントローラ１６において、コマンド処理部４１が同期コマンドを受け取り、バッファ管理部４２がバッファ内のデータをチャネル入出力部４３に渡してテープへの書込みが完了すると、バックヒッチ判定部４４が、最終的にテープに公称の容量分のデータを書き込めるかという観点からバックヒッチレス書込みを行うかどうか判定する。 - 特許庁

This device is provided with plural address counters and plural timing generating circuits, provided corresponding to each of plural memory banks, a data bus for read-out and a data bus for write-in provided commonly for plural memory banks, a data output buffer connected to the data bus for read-out, and a data input buffer connected to the data bus for write-in.例文帳に追加

複数のメモリバンクのそれぞれに対応して設けられた複数のアドレスカウンタおよび複数のタイミング発生回路と、複数のメモリバンクに共通に設けられた読出し用データバスおよび書込み用データバスと、読出し用データバスに接続されたデータ出力バッファと、書込み用データバスに接続されたデータ入力バッファとを設ける。 - 特許庁

The redundant controller has a control task having control software as an execution engine and the control task is equipped with a couple of controllers which input data through an I/O buffer and output data after control arithmetic to an I/O buffer; and the same control task is provided on a control-side controller and a standby side controller.例文帳に追加

制御ソフトウェアを実行エンジンとする制御タスクを有し、この制御タスクがＩ／Ｏバッファを介してデータの入力を行い、制御演算を実行したデータをＩ／Ｏバッファへ出力する一対のコントローラを備えた冗長化コントローラであって、同じ制御タスクを制御側コントローラと待機側コントローラに設けたことを特徴とする。 - 特許庁

A processing unit of compression processing and extension processing by a compression/extension circuit 43 is set to the predetermined number of lines that can be stored in input image data buffer memories 421, 422 and output image data buffer memories 451, 452, compressed data are divided for the processing unit, and compression processing and extension processing are separately and alternately performed repeatedly.例文帳に追加

圧縮伸長兼用回路４３による圧縮処理と伸長処理の処理単位が、入力画像用データバッファメモリ４２１，４２２と出力画像用データバッファメモリ４５１，４５２に記憶可能な画像データの所定ライン数に設定され、圧縮データが処理単位で分割されて圧縮処理と伸長処理とが別々でかつ交互に繰り返し処理される。 - 特許庁

The image decoder 250 is provided with an image decoding means 209 that decodes a coded input image entered from a data input terminal IN, an electronic watermark detection means 214 that detects an electronic watermark from the decoded image, a noise superimposing means 214 that superimposes a noise on the decoded image, and an output image buffer 210 that temporarily stores an output image on which the noise is superimposed.例文帳に追加

画像復号化装置２５０は，データ入力端子ＩＮ２から入力された符号化された入力画像を復号する画像復号化手段２０９と，復号画像から電子透かしを検出する電子透かし検出手段２１３と，復号画像にノイズを重畳するノイズ重畳手段２１４と，ノイズを重畳した出力画像を一時保存する出力画像バッファ２１０とを有する構成を特徴としている。 - 特許庁

The delay lock circuit is composed of a clock unit delay line 1, an output clock unit driver 2, a delay mirror controller 3, a timing control unit 4, an encoder 5, an input clock unit buffer 64, and first, second and third multiplexers 61, 62, 63.例文帳に追加

ディレイロック回路は、クロック単位ディレイ線１と、出力クロック単位ドライバー２と、ディレイミラー制御器３と、タイミング制御ユニット４と、エンコーダ５と、入力クロック単位バッファー６４と、第１、第２及び第３多重化装置６１、６２、６３とから構成される。 - 特許庁

A mode set control circuit 56 controls an input/output buffer 54 in accordance with the control signal SE based on a trigger signal TR indicating finish of operation based on an operation command, and connects a mode set value control circuit 56 to any of registers 26, 28, 30.例文帳に追加

動作コマンドに基づく動作の終了を示すトリガ信号ＴＲに基づき、モード設定制御回路５６は制御信号ＳＥに応じて入出力バッファ５４を制御し、レジスタ２６，２８，３０のいずれかにモード設定値記憶部５８を接続する。 - 特許庁

A compressor 0102 that compresses data accumulated in a buffer memory 0101 into fixed-length coded data per the prescribed number of pixels (16×16) block, an image memory 0103 that accumulates coded data, and a control device 0100 that controls input and output of each device and timing of processing are provided.例文帳に追加

バッファメモリ0101に蓄積された画像データを所定画素数(16×16)のブロック毎に固定長の符号データに圧縮する圧縮装置0102、符号データを蓄積する画像メモリ0103、各装置の入出力や処理のタイミングを制御する制御装置0100を備える。 - 特許庁

When the 3-state buffer 41 turns the output 42 to the actuator drive circuit 21 to the high impedance state, a level fixing circuit 50 sets a voltage of an input terminal 21i for drive signals 33 of the actuator drive circuit 21 to a voltage for not driving an actuator 10.例文帳に追加

レベル固定回路５０は、３ステートバッファ４１がアクチュエータ駆動回路２１への出力４２をハイインピーダンス状態とした場合、アクチュエータ駆動回路２１の駆動信号３３用の入力端子２１ｉの電圧を、アクチュエータ１０が駆動しない電圧に設定する。 - 特許庁

A layout verification tool 8 verifies a layout resting on the basis of data stored in the library 6, a wiring layout data file 3, a viahole layout data file 4, and a mask layout pattern 7, the capacitance of an input circuit and the size of an output buffer are obtained and stored in a memory device 10.例文帳に追加

レイアウト検証ツール８は、ライブラリ６のデータ、配線の配置情報ファイル３、ビア・ホールの配置情報ファイル４及びマスクレイアウトパターン７からレイアウトを検証し、入力回路の容量、出力バッファのサイズ等を求めて記憶装置１０に記録する。 - 特許庁

Therefore, at the time of read-out/write-in operation of banks 400, 401 arranged at a position being far from a data input/output buffer 412, a waveform having steep tilt of pre-charge is obtained, not only high speed data processing operation can be secured, but data loss can be prevented.例文帳に追加

したがって、データ入出力バッファから遠く位置されたバンクの読み出し／書き込み動作の際、急なプリチャージ傾きを有する波形が得られて高速のデータ処理動作を確保することができるだけでなく、データ損失を防止することができる。 - 特許庁

A power supply generating circuit 16 of an input output buffer includes: a transistor Pt 10 connected to a high level power supply VDE; a transistor Nt 13 connected to a low level power supply VSS; and a protection circuit 21 connected between both the transistors Pt 10, Nt 13.例文帳に追加

入出力バッファの電源作成回路１６は、高電位電源ＶＤＥに接続されたトランジスタＰｔ１０と、低電位電源ＶＳＳに接続されたトランジスタＮｔ１３と、両トランジスタＰｔ１０，Ｎｔ１３の間に接続された保護回路２１を備えている。 - 特許庁

The data line driving circuit includes a buffer circuit (500) including inverters (501 to 503) having thin film transistors, which waveform-shape and output a transfer signal as a sampling control signal when the transfer signal is input from a shift register circuit (400), according to respective latch circuits.例文帳に追加

データ線駆動回路は、シフトレジスタ回路（４００）から転送信号が入力されると、波形整形してサンプリング制御信号として出力する薄膜トランジスタを有するインバータ（５０１〜５０３）を、各ラッチ回路に対応して夫々含むバッファ回路（５００）を備える。 - 特許庁

To provide a plant data input/output device, which can sufficiently secure the reliability of a transmitting/receiving buffer memory with a simple configuration even without adding a redundant bit or the like for a parity check and further, does not increase the memory capacity for normality confirmation.例文帳に追加

パリティチェックのために冗長ビットなどを付加しなくても、簡単な構成でもって送受信バッファメモリの信頼性を十分に確保することができ、しかも、健全性確認のためのメモリ容量を増加させることがないプラント入出力装置を提供する。 - 特許庁

The data transfer device holds single transfer data in the buffer 108 to a single transfer request from the image processor 2 and a burst transfer request from the image input/output device 3, and controls a selector 107 and a selector 109 so that burst transfer to the memory 4 is performed.例文帳に追加

画像処理装置２からのシングル転送要求と、画像入出力装置３からのバースト転送要求に対し、バッファ１０８にシングル転送データを保持するとともに、メモリ４へのバースト転送を行うようセレクタ１０７、セレクタ１０９を制御する。 - 特許庁

In the semiconductor integrated circuit which is connected to a memory through the intermediary of a bus that is used by the other circuits in common, a switching device intercepting the propagation of signals is provided to buffer circuits BUFI and BUFO which are provided to each of input/output terminals T1 to Tn connected to the bus.例文帳に追加

他の回路と共通のバスを介してメモリに接続される半導体集積回路において、バスと接続される入出力端子Ｔ１〜Ｔｎごとに設けられたバッファ回路ＢＵＦＩ、ＢＵＦＯに、信号の伝搬を遮断するスイッチ素子を設ける。 - 特許庁

The semiconductor device is provided with a reversed amplifier 160 which is arranged in parallel to the vibrator and formed by using an insulated gate transistor, a buffer circuit 180 for transmitting a signal output from the reversed amplifier to the other circuit, and a transmission gate 170A which is arranged between the output terminal of the reversed amplifier and the input terminal of the buffer circuit and formed by using an insulated gate transistor.例文帳に追加

半導体装置は、振動子と並列に設けられ、絶縁ゲート型のトランジスタを用いて形成された反転増幅器１６０と、絶縁ゲート型のトランジスタを用いて形成され、反転増幅器から出力される信号を他の回路に伝達するためのバッファ回路１８０と、反転増幅器の出力端子とバッファ回路の入力端子との間に設けられ、絶縁ゲート型のトランジスタを用いて形成されたトランスミッションゲート１７０Ａと、を備える。 - 特許庁

In a data control circuit 1, a warning status flag 409 is enabled when the free space in the buffer memory 3 decreases to a predetermined level, and control is performed for halting input data loading, upon detecting that the warning status flag 409 is enabled, while restart information for restarting output of the input data is held.例文帳に追加

バッファーメモリー部３の空き容量が減少し所定の容量になったときにワーニングステータスフラグ４０９を有効とし、ワーニングステータスフラグ４０９が有効であることを検知すると、入力データの取込み停止の制御を行うと共に、前記入力データの出力を再開させるための再開情報を保持するデータ制御回路１を提供する。 - 特許庁

This phase correcting circuit equalizes the phase of a first signal passed through up to a buffer circuit 14 from an antenna 11 as a first signal path and the phase of a second signal passed through an antenna 21 as a second signal path and an input circuit 22 at input terminals RF and Lo of a mixer 15, namely, maximizes a voltage at an output terminal 17.例文帳に追加

本発明の位相補正回路は、第１の信号経路であるアンテナ１１からバッファ回路１４までを経由した第１の信号の位相と、第２の信号経路であるアンテナ２１、入力回路２２を経由した第２の信号の位相とをミキサ１５の入力端ＲＦ，Ｌｏにおいて一致、即ち、出力端１７の電圧を最大にする。 - 特許庁

An input inverting buffer circuit 12 and a clock half period delay circuit 13 that delay each input signal such as the start pulse signal SP, the video data signals R, G, B and the clock signal CK propagated through the LSI chips 1,..., by a half period of the clock signal CK and provide the output of them are provided to each source driver LSI chip 1.例文帳に追加

ソースドライバＬＳＩチップ１…に縦続して伝搬されるスタートパルス信号ＳＰ、映像データ信号Ｒ・Ｇ・Ｂ、クロック信号ＣＫを、これら各入力信号に対してクロック信号ＣＫの半周期分を遅延させて出力させる入力反転バッファ回路１２及びクロック半周期遅延回路１３が各ソースドライバＬＳＩチップ１…に設けられている。 - 特許庁

A buffer data / background color data selection section 54 selects and outputs a background color for a prescribed period on the basis of the control signal from the background color data output discrimination section 50 to output the background color and to display it on a screen when the progressive image signal on the basis of only an input image signal is not formed at a rising state of power supply or the like.例文帳に追加

バッファデータ／背景色データ選択部５４は、背景色データ出力判定部５０からの制御信号により、所定期間は背景色を選択出力することで、電源立ち上げ時など入力画像信号のみに基づくプログレッシブ画像信号ができていない時に背景色を出力し、これを画面表示する。 - 特許庁

A phase adjustment circuit 31 gives a phase adjustment value Dp, a first number of stages correction value for correcting the delay time caused by the wiring from the first delay circuit 21 to the phase comparison circuit 22 of a master DLL circuit 11, and a second number of stages correction value for correcting the delay time caused by the input buffer circuit 33 and the output buffer circuit 34 of a slave DLL circuit 12.例文帳に追加

位相調整回路３１は、マスタＤＬＬ回路１１の第１遅延回路２１から位相比較回路２２までの配線によって生じる遅延時間を補正する第１段数補正値と、スレーブＤＬＬ回路１２の入力バッファ回路３３と出力バッファ回路３４によって生じる遅延時間を補正する第２段数補正値を位相調整値Ｄｐに付与する。 - 特許庁

The telop transmitter 10 is provided with a means for automatically receiving and preserving the mail of various kinds of data, a means for managing the schedule of telop transmission, a means for generating the image data of a telop on the basis of preserved layout information and transferring them to a frame buffer, and a means for synthesizing and outputting external input video signals and telop video signals output from the frame buffer.例文帳に追加

テロップ送出装置１０は、各種データのメールを自動的に受信、保存する手段、テロップ送出のスケジュールを管理する手段、保存されているレイアウト情報に基づいてテロップの画面データを生成してフレームバッファに転送する手段、外部入力映像信号とフレームバッファから出力されるテロップ映像信号とを合成して出力する手段とを備える。 - 特許庁

As for the electronic equipment equipped with semiconductor integrated circuits and the start-up notification system, a start-up timing signal connected to a power source through a pull-up resistance is generated and the semiconductor integrated circuits are equipped with a start-up control circuit, which is composed of an open drain output buffer connected to one terminal and a Schmitt trigger input buffer.例文帳に追加

複数の半導体集積回路を備えた電子機器及び立ち上げ通知方式において、電源とプルアップ抵抗を介して接続した立ち上げタイミング信号を生成し、前記半導体集積回路は立ち上げ制御回路を備え、前記立ち上げ制御回路は一端子に接続したオープンドレインの出力バッファーとシュミットトリガーの入力バッファとからなることを特徴とする。 - 特許庁

In a device for bus connection/disconnection of modules, a module 4A includes a rereading input buffer 16 for rereading a transmission signal TXD fed to the system bus via an output buffer 13 into the module as a transmission return signal TXD_R via a different connector pin, and a monitoring circuit 17 for asserting a transmission anomaly if the transmission return signal TXD_R remains unchanged for a set time.例文帳に追加

モジュール４Ａは、出力バッファ１３を通してシステムバスに載せた送信信号ＴＸＤをコネクタの別のピンを通して送信リターン信号ＴＸＤ＿Ｒとして自モジュールに読み返す読み返し用入力バッファ１６と、送信リターン信号ＴＸＤ＿Ｒの変化が無くなり、この状態が設定時間だけ継続したときに送信異常と判定する監視回路１７を備える。 - 特許庁

The power supply pins required for an input-output circuit are only two pins 38 and 42 while a high voltage withstand property and extensibility are achieved by providing a buffer interface between a functional digital circuit and a common bus for another digital circuit by using two PMOS switching transistors T1A and T1B instead of one PMOS switching transistor between the output line 30 of the circuit and an output power terminal 42.例文帳に追加

入出力ドライバ回路は、回路の出力ライン（３０）と出力電源端子（４２）との間に、１つのみの代わりに、２つのＰＭＯＳスイッチング・トランジスタ（Ｔ１Ａ，Ｔ１Ｂ）を用いることによって、機能性デジタル回路（１４）と他のデジタル回路のための共通バス（１８）との間に、バッファ・インターフェースを備え、高いレベルの電圧耐性および伸展性を達成しつつ、必要な電源ピン（３８，４２）を２つのみに抑えた。 - 特許庁

To provide a data multiplexing method and data multiplexing device capable of conducting input, multiplexing processing, and output processing by a transmission rate in accordance with a transmission path standard for any digital data using only one storage means in order to improve the data transfer efficiency without using an output buffer on the occasion of multiplexing processing for inputted packet rows of a plurality of channels to generate and output multiplex packet columns.例文帳に追加

入力された複数チャンネルのパケット列を多重化処理して多重パケット列を生成し出力する際に、出力バッファを使用せず、１つの記憶手段のみで任意のディジタルデータの入力と多重化処理と伝送路の規格に準拠した伝送レートでの出力処理ができ、データ転送効率を向上することができるデータ多重化方法及びデータ多重化装置を提供することを目的とする。 - 特許庁

Moreover, the voltages obtained from the divider circuit arranged inside of the same LSI as the driving circuits are supplied to the plural driving circuits in the same LSI through buffer amplifiers having a high input impedance and a low output impedance.例文帳に追加

また、基準電圧源によって生成される基準電圧のうち、駆動回路と同一のＬＳＩ内部に設けられた分圧回路によって得られる電圧は、入力インピーダンスが大きく出力インピーダンスが小さいバッファアンプを介して同一ＬＳＩ内の複数の駆動回路に供給される。 - 特許庁

A PCU (1) which functions as a musical sound collectively producing means produces and processes the musical sound signals of the two or more samples at predetermined time intervals based on the input musical performance information, and writes the produced musical sound signals of the two or more samples to the output buffer in the DMA (10).例文帳に追加

楽音生成手段として機能するＣＰＵ（１）は、入力した演奏情報に基づいて、所定時間間隔で複数サンプルの楽音信号をまとめて生成処理し、生成した複数サンプルの楽音信号をＤＭＡ（１０）内の出力バッファに書き込む。 - 特許庁

A power-on reset circuit (8E) inputs the power supply voltage detection signal, indicates initial setting operation of the internal circuit at prescribed timing, and makes the external input and output buffer circuit (8F) change to the operable state from high impedance state responding to the end of initial setting operation of the internal circuit.例文帳に追加

パワーオンリセット回路（８Ｅ）は、前記電源電圧検出信号を入力し、所定のタイミングで前記内部回路の初期設定動作を指示し、前記内部回路の初期設定動作の完了に応答して、外部入出力バッファ回路（８Ｆ）を高インピーダンス状態から動作可能な状態にする。 - 特許庁

Then, it reflects only normal operation results of a starting system to a standby system by transferring input-output information stored in the buffer 3a so far to the processor system of the standby system when the timer 3b detecting a fault such as program runaway is cleared normally.例文帳に追加

そして、プログラム暴走等の障害を検出するウォッチ・ドッグ・タイマ３ｂが正常にクリアされた時点で、それまでにバッファ３ａに蓄えられた入出力情報を待機系のプロセッサシステムに転送することによって、起動系の正常動作結果のみを待機系に反映する。 - 特許庁

A termination control circuit 17 adjusts a resistance value of the termination circuit 18 to a value such that an input buffer circuit 21 detects the levels of the channels L1 and L2 as H-level signals, based on the termination control signal So and an enabling signal Se output from a determination circuit 23.例文帳に追加

そして、終端制御回路１７は、終端制御信号Ｓｏと、判定回路２３から出力される許可信号Ｓｅに基づいて、終端回路１８の抵抗値を、入力バッファ回路２１が伝送路Ｌ１，Ｌ２のレベルをＨレベルの信号として検出する値に調整する。 - 特許庁

The scan test circuit includes: a plurality of flip-flops connected in parallel to the scan chain; a clock generation circuit generating a clock supplied to the flip-flop; and a phase delay buffer for input of a clock supplied to the first flip-flop and for output of a clock supplied to the second flip-flop.例文帳に追加

スキャンチェインに並列接続される複数のフリップフロップと、フリップフロップに供給するクロックを発生するクロック発生回路と、第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えたスキャンテスト回路。 - 特許庁

The input buffer 11 stops the output of the packet when the reconfigurable device 14 is reconfigured, temporarily stores a required amount (d) of packet, and starts storing packets for the next reconfiguration after the amount of packet/α time corresponding to at least (d) after the reconfiguration.例文帳に追加

入力バッファ１１は、リコンフィギュアブルデバイス１４をリコンフィギュレーションする際には、パケットの出力を停止し、所要の量（ｄ）のパケットを一時的に蓄積し、リコンフィギュレーションの後、少なくとも、ｄに相当するパケット量／α時間を経過後に次のリコンフィギュレーションのためのパケットの蓄積を開始する。 - 特許庁

A control circuit temporarily suspends the recording (reproduction), when a data residence residue determined based on a difference between a data position at which data is transmitted to a circuit on a data input/output side on a buffer and a data position at which data is transmitted to a disk drive dips from (exceeds) a preset threshold in recording (reproduction).例文帳に追加

制御回路は、バッファ上においてデータ入出力側の回路とデータ転送するデータ位置とディスクドライブとデータ転送するデータ位置との差から求まるデータ滞留残量が記録（再生）時に予め設定した閾値を下（上）回ったとき記録（再生）を一時中断する。 - 特許庁

Consequently, the probing carried out for the pads only for probing and the double use pads provided in the periphery of the semiconductor chip will be sufficient, and even when the pads only for bonding are arranged on the input/output buffer etc., no problem occurs even if many times of probing inspections are carried out.例文帳に追加

これにより、半導体チップの周辺部に設けられたプロービング専用パッド及び兼用パッドに対してプロービングを行えば足りるようになり、ボンディング専用パッドは入出力バッファ上等に配置しても、多数回のプロービングに対しても不都合が生じる懸念が解消される。 - 特許庁

Each repeater buffer circuit 301 can separate impedances of an input side and output side thereof from each other, so that a deterioration of the wave-form quality according to a parasitic capacitance on the penetrating via path of each of semiconductor chips 300_1 to 300_N can be reduced and consequently, it become possible to send a high-speed signal.例文帳に追加

各リピータバッファ回路３０１は、その入力側と出力側のインピーダンスを分離できるため、各半導体チップ３００_１〜３００_Ｎの貫通ビア経路に寄生する浮遊容量に伴う波形品質の劣化を低減でき、高速な信号を伝送することが可能となる。 - 特許庁

The buffer memories 74A, 74B, 74C consisting of shift registers have memory capacities dependent on the mutual distance interval of the partial projection areas, and shifts the projection positions of division pattern images from each other by adjusting the time it takes from the input to the output of the raster data.例文帳に追加

シフトレジスタで構成されるバッファメモリ７４Ａ、７４Ｂ、７４Ｃは、部分投影エリアの相互距離間隔に応じてそれぞれメモリ容量が相違し、ラスタデータの入力から出力するまでにかかる時間を調整することによって、分割パターン像の投影位置を等距離間隔で互いにずらす。 - 特許庁

The buffer BUF is configured so as to switch, corresponding to the control signals, an enable state wherein the differential signal corresponding to the differential signal inputted to the differential input terminal Di is outputted and a disable state wherein current consumption practically becomes zero and the differential output terminal becomes high impedance.例文帳に追加

バッファＢＵＦは、差動入力端子Ｄｉに入力される差動信号に応じた差動信号を出力するイネーブル状態と、消費電流が実質的にゼロとなり、その差動出力端子がハイインピーダンスとなるディスエーブル状態と、が制御信号に応じて切りかえ可能に構成される。 - 特許庁

The image coding circuit 120 codes an image signal received from an image input terminal 122 according to a control method of which the output code quantity control circuit 150 informs while controlling the quantity of the outputted image coding data and stores the coded signal to the image coding data storage buffer 121.例文帳に追加

画像符号化回路１２０は、画像入力端子１２２より入力された画像信号を、出力符号量制御回路１５０が通知する制御方法に従い、出力する画像符号化データの量を制御しながら符号化し、画像符号化データ格納バッファ１２１へ格納する。 - 特許庁

The data signals outputted from the data shift part 14 are outputted by mutually shifted by the 1/8 period of the input clock signal 16 as data signals 18-1-18-4 on respective signal lines of the data bus 18 via an output buffer 15 and transmitted to the host device.例文帳に追加

データシフト部１４から出力されたデータ信号は、出力バッファ１５を経由して、データバス１８の各信号線上にデータ信号１８−１〜１８−４として相互に入力クロック信号１６の１／８周期ずつシフトして出力され、上位装置に送出される。 - 特許庁

In a semiconductor integrated circuit device 4 for use in a battery monitoring module 3, an MCU 10 has an I2C control block 12 for controlling serial communications such as the I2C, and an analog front-end 11 has an input/output buffer 13 serving as an interface of the I2C control block 12.例文帳に追加

バッテリ監視モジュール３に用いられる半導体集積回路装置４において、ＭＣＵ１０には、Ｉ２Ｃなどのシリアル通信の制御を行うＩ２Ｃ制御ブロック１２を有しており、アナログフロントエンド１１は、Ｉ２Ｃ制御ブロック１２のインタフェースとなる入出力バッファ１３を有している。 - 特許庁

The video recorder is configured such that a 1st storage reproduction device 14, a 2nd storage reproduction device 17, a buffer memory 15, an encoder 11, a decoder 16, and a microcomputer 300 are connected to a bridge 12 and a mixing device 100 and a switcher 400 freely control an input/output of the encoder 11 and the decoder 16.例文帳に追加

ブリッジ１２に対して第1の記憶再生装置１４、第2の記憶再生措置１７、バッファメモリ１５、エンコーダ１１、デコーダ１６マイクロコンピュータ３００を接続し、ミキシング装置１００とスイッチャ−４００により、エンコーダ１１、デコーダ１６の入出力を自在に制御する構成である。 - 特許庁

In an image processing process DP, image processing is applied to image pickup data DT1 based on a command to be input from the CIF1, and result data DT3 configured of information beneficial for the control of a robot are generated, stored in a result data buffer DB3, and output to the CIF1.例文帳に追加

画像処理プロセスＤＰはＣＩＦ１から入力される指令に基づいて撮像データＤＴ１を画像処理し、ロボットの制御に有益な情報からなる結果データＤＴ３を生成してこれを結果データバッファＤＢ３に保存し、またＣＩＦ１に出力可能にする。 - 特許庁

A control section 14 assigns the buffer memory used for processing to one plane (page) of image data in the case of performing the input processing of the image data from a scanner section 11 or the like or the output processing of the image data to a printer section 12 or the like, and controls the flow of the image data to be revisable for each image plane.例文帳に追加

制御部１４は、スキャナ部１１等からの画像データの入力処理や、プリンタ部１２等への画像データの出力処理を実行する際に、その処理で使用するバッファメモリを画像データの一面（ページ）ごとに割り当てて、画像データの流れを一面ごとに変更可能に制御する。 - 特許庁