「input-output buffer」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

The output of a frame buffer 35 at a filter for adding and averaging between frames is made a feedback signal and a forward signal, which are respectively added by adders 33 and 34 provided at the post stage of filter input and at the prior stage of filter output.例文帳に追加

フレーム間の加算平均を行うフィルタにおけるフレームバッファ３５の出力をフィードバック信号およびフォワード信号として、それぞれフィルタ入力の後段と、フィルタ出力の前段に設けられた加算器３３、３４で加算を行う。 - 特許庁

The input buffer circuit includes a differential input circuit, a PMOS transistor 20 for connecting between a power supply VDD and one of power supplies of the differential input circuit and enabling switching between an operating state and a non-operating state of the differential input circuit, and a PMOS transistor 14 connected in parallel with the PMOS transistor 20 and receiving an output signal of the differential input circuit at its gate.例文帳に追加

差動入力回路と、電源ＶＤＤと差動入力回路の一方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＰＭＯＳトランジスタ２０と、ＰＭＯＳトランジスタ２０に並列に接続され、ゲートに差動入力回路の出力信号を入力するＰＭＯＳトランジスタ１４と、を備える。 - 特許庁

To provide an input and output circuit performing a small amplitude operation in which the power consumption of a second power source can be reduced, and the rising of a logical signal to be outputted by an open drain type try state buffer can be quickened.例文帳に追加

第２の電源の消費電力が少なく、オープンドレイン型トライステートバッファが出力する論理信号の立上りが早い、小振幅動作を行う入出力回路を提供する。 - 特許庁

The error sum calculation section 106 calculates a difference between the determined output gradation value and the corrected input value as an error value and transmits the error value to the error sum calculation section 106 via an error buffer 105.例文帳に追加

誤差和算出部１０６は、決定された出力階調値と修正入力値との差分を誤差値として算出し、誤差バッファ１０５を経由して誤差和算出部１０６に送信する。 - 特許庁

The output of the buffer circuit 61 is connected to one end of a resistance element RC, and the other end of the resistance element RC is connected to a Vc external input terminal pin 42 and one end of a resistance element RD.例文帳に追加

バッファ回路６１の出力は抵抗素子ＲＣの一端へ接続され、抵抗素子ＲＣの他端はＶｃ外部入力端子ピン４２と抵抗素子ＲＤの一端へ接続されている。 - 特許庁

Since image data are exchanged between image input/output parts 12 and 18 and the system memory 20 on the PCI bus 78, it is not necessary to intermediately spool the image data wile using a DRAM buffer.例文帳に追加

画像データはＰＣＩバス７８上で画像入出力部１２、１８とシステムメモリ２０間でやり取りされるので、ＤＲＡＭページバッファを用いて画像データを中間的にスプールする必要が無い。 - 特許庁

The output buffer connects each stage of the shift register S/R and each scanning line WS, captures a power source pulse according to an input signal, and outputs it as a control signal to each scanning line WS.例文帳に追加

出力バッファは、シフトレジスタＳ／Ｒの各段と各走査線ＷＳとの間に接続し、入力信号に応じて電源パルスを取り出し制御信号として各走査線ＷＳに出力する。 - 特許庁

All packets, stored in the input buffer 406, can be distributed to each of the output ports 106, so that the packet switch circuit having switch capacity which does not depend on the packet length can be realized.例文帳に追加

入力バッファ４０６に蓄積されるすべてのパケットを出力ポート１０６ごとに振り分けることができるので、パケット長に依存しないスイッチ容量を持つパケットスイッチ回路を実現できる。 - 特許庁

The output of the buffer circuit 21 is inputted to an input port circuit 5 so as to be used for control performed by the CPU 6A, and taken off as an inspection signal from a signal terminal fitting area 22.例文帳に追加

このバッファ回路２１の出力は、入力ポート回路５へ入力されＣＰＵ６Ａによる制御に用いられるとともに、信号端子取付領域２２から検査用信号として取り出される。 - 特許庁

After that, when a reception request is input from the external apparatus based on the file information, the external apparatus is caused to output the broadcast media file corresponding to the request while storing the file into the buffer section.例文帳に追加

その後ファイル情報に基づく外部機器からの受信要求が入力されると、当該要求に対応した放送メディアファイルをバッファ部に記憶させながら外部機器に出力させる。 - 特許庁

In this semiconductor integrated circuit device, a first image data interface section 110 is disposed in an electrode region 210 and in an input/output buffer region 220 provided along a first side 230 of a semiconductor chip 200.例文帳に追加

第１の画像データインターフェース部１１０は半導体チップ２００の第１の辺２３０に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置される。 - 特許庁

An address on buffer of data packet is determined in a multiplex order for every program in which an AV streams multiplexing controller 101 is input and stored in order into a multiplex spacing counter at output sequential data 103.例文帳に追加

ＡＶストリーム多重化制御部１０１が入力される番組毎にそのデータパケットのバッファ上のアドレスを多重順に決定し、出力配列データ１０３に多重間隔カウンタに順次格納する。 - 特許庁

A source voltage satisfying inequality VDD1>VDD2+Vth is supplied, where VDD1 is the source voltage of the input inverter, VDD2 is the source voltage of the output buffer, and Vth is the threshold voltage of the transistors.例文帳に追加

入力インバータの電源電圧をＶＤＤ１、出力バッファの電源電圧をＶＤＤ２、トランジスタの閾値電圧をＶｔｈとしたとき、不等式ＶＤＤ１＞ＶＤＤ２＋Ｖｔｈを満足するように電源電圧を供給する。 - 特許庁

To perform fast print processing by successively storing binarized data, with which gradation conversion from input multiple gradation data into binarized data about an area defined according to edge data produced based on intermediate data of a plotting object unit is executed and converted, in an output buffer.例文帳に追加

多値階調の入力データから２値データへの階調変換を実行し、印刷出力する印刷装置において高速印刷処理を可能とする装置及び方法を提供する。 - 特許庁

The interface controller sets up an output buffer in the interface controller, connected to the connecting wire in a high output impedance state, when the operation of the IC card microcomputer, in response to input from the IC card terminal is permitted in parallel with operation in response to input from the external terminal.例文帳に追加

インタフェースコントローラは、前記外部端子からの入力に応答する動作に並行して、ＩＣカード用端子からの入力に応答する前記ＩＣカードマイコンの動作が許容されるとき、前記接続配線に接続する前記インタフェースコントローラ内の出力バッファを高出力インピーダンス状態にする。 - 特許庁

To provide an operational amplifier circuit capable of realizing a voltage buffer which can prevent the occurrence of overshoot or undershoot in an output waveform at the rise of the operational amplifier circuit and at the time of a step input even when the output impedance of a module for generating an input signal to the operational amplifier circuit is high.例文帳に追加

演算増幅回路への入力信号を発生するモジュールの出力インピーダンスが高い場合においても、演算増幅回路の立ち上げ時およびステップ入力時の出力波形に、オーバーシュートやアンダーシュートを生じないような電圧バッファを実現できる演算増幅回路を提供する。 - 特許庁

A method and a device program a dual edge programmable delay unit that responds to an input signal with a a rise time and a fall time, includes a buffer which receives the input signal and provides an output signal with programmed variable delays between the rise and fall times of the output signal.例文帳に追加

デュアル・エッジ・プログラマブル遅延ユニットをプログラムする方法およびデバイスであって、立ち上がり時間および立ち下がり時間を有する入力信号に応答し、入力信号を受信し出力信号を供給するバッファを含み、出力信号の立ち上がり時間と立ち下がり時間との間にはプログラムされた可変遅延がある。 - 特許庁

There are provided set items concerning an idle pin treatment in a memory table in a set storage section STMa for storing setting for input/output control for a signal in the input/output buffer BFa, whereby power supply electric potential Vdd and earth electric potential Vdd are applied to the fourth pin PN4 and the fifth pin PN5, both being idle pins.例文帳に追加

そして、入出力バッファＢＦａでの信号の入出力制御の設定を記憶する設定記憶部ＳＴＭａ内のメモリテーブルに空きピン処理に関する設定項目を設けて、空きピンたる第４ピンＰＮ４および第５ピンＰＮ５に電源電位Ｖｄｄや接地電位ＧＮＤを与えられるよう構成する。 - 特許庁

The level shifter includes a coupling unit for setting a level of a first node by a level of an input signal, a first buffer for buffering a signal from the first node and transmitting the buffered signal as an output signal and a driving unit for receiving the input signal and the output signal and driving the first node.例文帳に追加

入力信号のレベルによって第１ノードのレベルを設定するカップリング部と、前記第１ノードの信号をバッファリングし、出力信号として伝達する第１バッファーと、前記入力信号及び前記出力信号を受信して前記第１ノードを駆動する駆動部と、を備える構成とした。 - 特許庁

Also, the SDRAM is provided with a SFF 32 latching an output signal DQM 1 of the input buffer 31 by an internal clock signal CLK 1 from the clock buffer 21, the input buffer 33 inputs a synchronous mask control signal DQMS from the SFF 32, a bank active recognizing signal BACT and a write-in state recognizing signal WENZ, and is activated/inactivated by the synchronous mask control signal DQMS.例文帳に追加

入力バッファ３１の出力信号ＤＱＭ１をクロックバッファ２１からの内部クロック信号ＣＬＫ１にてラッチするＳＦＦ３２を備え、入力バッファ３３は、ＳＦＦ３２からの同期マスク制御信号ＤＱＭＳと、バンクアクティブ認識信号ＢＡＣＴと書き込み状態認識信号ＷＥＮＺを入力し、アクティブ状態において同期マスク制御信号ＤＱＭＳにによって活性化／非活性化する。 - 特許庁

The input buffer circuit further includes an NMOS transistor 19 for connecting between a ground and the other power supply of the differential input circuit and enabling switching between an operating state and a non-operating state of the differential input circuit, and an NMOS transistor 13 connected in parallel with the NMOS transistor 19 and receiving the output signal of the differential input circuit at its gate.例文帳に追加

接地と差動入力回路の他方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＮＭＯＳトランジスタ１９と、ＮＭＯＳトランジスタ１９に並列に接続され、ゲートに差動入力回路の出力信号を入力するＮＭＯＳトランジスタ１３と、をさらに備える。 - 特許庁

A controller 10 uses the application in the emulation processing to receive packets generated between the communication terminals E1, E2 via input buffer memories 32, 42 to store each received packet respectively to packet storage memories 21, 22 for each stored delay time and transmits the packets via output buffer memories 43, 44 when the output buffer memories 43, 44 reach a storage available state.例文帳に追加

エミュレーション処理において、コントローラ１０は、上記アプリケーションを用いて通信端末装置Ｅ１，Ｅ２間で複数のパケットを発生し、発生された各パケットを入力バッファメモリ３２，４２を介して受信し、受信された各パケットをそれぞれ、格納された各遅延時間だけパケット保持メモリ２１，２２に記憶して保持した後、出力バッファメモリ４３，３３で格納可能となったときに出力バッファメモリ４３，３３を介して送信する。 - 特許庁

The current clamp circuit which has a first buffer for supplying current to a load and a diode circuit between the load and an input terminal of the first buffer, and turns on the diode circuit during overcurrent to restrict output current, includes a second buffer which is connected between the diode circuit and the load to absorb forward current caused to flow to the diode circuit.例文帳に追加

負荷へ電流を供給する第１のバッファと、負荷と第１のバッファの入力端子の間にダイオード回路を有し、過電流時にダイオード回路がオンして出力電流を制限する電流クランプ回路において、ダイオード回路と負荷の間に接続され、ダイオード回路に流れる順方向電流を吸い込む第２のバッファを備える。 - 特許庁

An output terminal of a first buffer circuit (101, 102, 105 and 106) is connected to respective gate terminals of a first PMOS transistor P1 and a first NMOS transistor N1, and an input terminal of the first buffer circuit (101, 102, 105 and 106) is connected to one end of an inductance element L1.例文帳に追加

第１ＰＭＯＳトランジスタＰ１および第１ＮＭＯＳトランジスタＮ１の各ゲート端子に第１バッファ回路（１０１，１０２，１０５，１０６）の出力端子を接続し、第１バッファ回路（１０１，１０２，１０５，１０６）の入力端子をインダクタンス素子Ｌ１の他端に接続する。 - 特許庁

The packet data switch 20 temporarily stores a packet to a common share buffer memory, links storage positions of the buffer including a packet of the same destination to generate a retrieval sequence and transmits the packets from an optional input port 21 to a designated output port 23 in the same sequence as that at the reception.例文帳に追加

パケットデータスイッチは一時的にパケットを共有バッファメモリに記憶し、同一のあて先のパケットを含むバッファの記憶位置をリンクして検索用シーケンスを形成し、パケットを任意の入力ポートから指示された出力ポートに受信時と同一の順序で送信する。 - 特許庁

This data transfer device has the buffer 108 between an image processor 2 and an image input/output device 3, and a common memory 4 common-accessed by them, performs control so that the buffer 108 is used for only specific access, and simultaneously controls data transfer to the common memory 108.例文帳に追加

画像処理装置２および画像入出力装置３とそれらに共有アクセスされる共有のメモリ４間にバッファ１０８を具備し、特定のアクセスにのみバッファ１０８を使用するよう制御すると同時に共有のメモリ１０８へのデータ転送を制御する。 - 特許庁

A nonlinear displayed image distortion correction mechanism is provided which variably controls the display clock velocity of an image when an image having the horizontal nonlinear distortion is once input to a buffer memory 2 and then the image is output from the buffer memory 2, and the nonlinear displayed image distortion correction mechanism performs the nonlinear distortion.例文帳に追加

水平方向の非線形歪を持った画像をいったんバッファメモリ２に入力し、そのバッファメモリ２から画像を取り出すときに、画像の表示クロックの速度を可変制御する非線形表示画像歪補償機構を用意して、非線形歪の是正を行う。 - 特許庁

The drive voltage control device includes a buffer for generating the load drive voltage by input of a predetermined signal at the time of driving a load, and a boosting circuit for supplying boost voltage different from a target drive voltage to a signal line between an output terminal of the buffer and the load circuit at the early time of driving the load circuit.例文帳に追加

負荷駆動時には所定の駆動電圧を入力して、負荷回路を駆動するバッファと、前記負荷回路の駆動初期時に、前記バッファの出力端子と前記負荷回路との間の信号線に目標駆動電圧とは異なるブースト電圧を与えるブースト回路とを有する。 - 特許庁

A buffer management section 14 manages the sizes of the areas in the storage section 15 so that the areas have a ring-like list structure every block, and changes the list structure based on a buffer reconstruction determination condition, thereby dynamically changing the sizes of the areas during input/output of the stream data.例文帳に追加

バッファ管理部１４は、記憶部１５における領域のサイズに関し、ブロック単位にリング状のリスト構造となるように領域を管理し、バッファ再構築判定条件を元にリスト構造を変更することでストリームデータの入出力中に領域のサイズの変更を動的に行う。 - 特許庁

An output terminal of a second buffer circuit (103, 104, 107 and 108) is connected to respective gate terminals of a second PMOS transistor P2 and a second NMOS transistor N2, and an input terminal of the second buffer circuit (103, 104, 107 and 108) is connected to the end of the inductance element L1.例文帳に追加

第２ＰＭＯＳトランジスタＰ２および第２ＮＭＯＳトランジスタＮ２の各ゲート端子に第２バッファ回路（１０３，１０４，１０７，１０８）の出力端子を接続し、第２バッファ回路（１０３，１０４，１０７，１０８）の入力端子をインダクタンス素子Ｌ１の一端に接続する。 - 特許庁

Thus, since the DAC 13 can convert, while one analog buffer 14A is outputting an analog picture signal, an analog picture signal to be input to the other analog buffer 14B, the number of the DACs 13 can be reduced while ensuring the output periods of the analog buffers 14A and 14B.例文帳に追加

これにより、ＤＡＣ１３は、一方のアナログバッファ１４Ａがアナログ映像信号を出力中に他方のアナログバッファ１４Ｂに入力するアナログ映像信号を変換することができるので、アナログバッファ１４Ａ，１４Ｂの出力期間を確保しつつ、ＤＡＣ１３の数を減らすことができる。 - 特許庁

In the configuration where an input buffer section 111 and an output buffer section 121 of interest are sandwiched by FFs 133, 143 of testing common circuit sections 131, 141 and FFs 103, 104 of the local clock section 101, diagnoses/tests are performed using an RAGR 161 and an MISR 162.例文帳に追加

テスト用共通回路部１３１，１４１のＦＦ１３３，１４３と、ローカルクロック部１０１の内部のＦＦ１０３，１０４とにより、対象となる入力バッファ部１１１や出力バッファ部１２１を挟み込んだ構成において、ＲＡＧＲ１６１及びＭＩＳＲ１６２を用いて、診断・テストを実施する。 - 特許庁

The image recorder performs image recording by temporarily storing externally inputted image data in an image data buffer 12 and then outputting it, and displays color information of the image data, information of input/output state and operability information of the image data buffer at a display section 14a.例文帳に追加

この画像記録装置は、外部から入力した画像データを画像データバッファ１２で一旦記憶してから出力し画像記録を行い、画像データの色情報、入出力状態の情報及び画像データバッファの動作可否情報を表示部１４ａに表示する。 - 特許庁

An output buffer circuit 30 divides a converter output voltage V_s having a certain amplitude (voltage level) to be input as a power source voltage into positive and negative output voltages Out_A and Out_B and outputs them and turns on and off both output voltages Out_A and Out_B according to the H level/L level of a PWM signal C_PWM from the pulse width modulator 16.例文帳に追加

出力バッファ回路３０は、電源電圧として入力する一定振幅（電圧レベル）のコンバータ出力電圧Ｖ_Sを正極性および負極性の出力電圧Out_-A，Out_-Bに分けて出力し、かつパルス幅変調器１６からのＰＷＭ信号Ｃ_PWMのＨレベル／Ｌレベルに応じて両出力電圧Out_-A，Out_-Bをオン／オフする。 - 特許庁

An audio/video reproducing device 10 provided with a function for receiving audio/video data from external equipment 20 and reproduction-outputting, is provided with buffer means 12a, 12b outputting successively the data while accumulating successively the data when audio/video data are received and reproduction-output, and a control means 11 controlling input/output of the data for this buffer means.例文帳に追加

外部機器２０からオーディオ／ビデオデータを受信して再生出力する機能を備えたオーディオ／ビデオ再生装置１０は、オーディオ／ビデオデータの受信及び再生出力に際し当該データを逐次蓄積しながら逐次出力するバッファ手段１２ａ，１２ｂと、このバッファ手段に対しデータの入出力を制御する制御手段１１を備える。 - 特許庁

Since a data comparison means 206 confirms the matching between the serial data sent from the data transmission means 202 to the output buffer means 203 and the serial data sent from the output buffer means 203 to the serial port 201, the data processing unit 20 can detect the error of the transmission data caused by forced input of a noise to the serial port 201 or the like.例文帳に追加

ただし、データ送信手段２０２から出力バッファ手段２０３に伝送されるシリアルデータと、出力バッファ手段２０３からシリアルポート２０１に伝送されるシリアルデータとの、一致をデータ比較手段２０６が確認するので、シリアルポート２０１へのノイズの強制入力などによる送信データのデータエラーを検出できる。 - 特許庁

In an input parallel conversion circuit 62, the information bits input at the (q) bit units are stored in a buffer, and the information bits in mp bit parts are output in the stored order in the stored information bits at the timing of excesses over mp bits of the quantities of storages.例文帳に追加

入力パラレル変換回路６２においては、qビット単位で入力される情報ビットがバッファに蓄積され、蓄積量がmpビットを超えたタイミングで、蓄積された情報ビットのうち、蓄積された順にmpビット分の情報ビットが出力される。 - 特許庁

A row address is supplied to the data input terminal if a row address register 11 via a buffer gate, and the output of the row address register 11 is supplied to the data input terminal of a word decoder 17A via a complementary signal generation circuit 15 and a predecoder 16.例文帳に追加

一方では、行アドレスがバッファゲートを介して行アドレスレジスタ１１のデータ入力端に供給され、行アドレスレジスタ１１の出力が相補信号生成回路１５及びプリデコーダ１６を介してワードデコーダ１７Ａのデータ入力端に供給される。 - 特許庁

The control circuits 4 and 5 control the input signals to the pre-buffers 2 and 3 so that the signals that the pre-buffers 2 and 3 output to the output-stage buffer 1 gently vary at the start of the variation of the input signals and also speedily vary a specified time after the start of variation of the input signals.例文帳に追加

制御回路４、５は、入力信号の遷移開始時には、プリバッファ２、３が出力段バッファ１へ出力する信号を緩やかに遷移させ、入力信号の遷移開始時から所定の時間経過後には、プリバッファ２、３が出力段バッファ１へ出力する信号を速やかに遷移させるように、プリバッファ２、３への入力信号を制御するようになっている。 - 特許庁

An input buffer includes an output inverter circuit 2 for inverting an input signal from the exterior of a semiconductor integrated circuit and outputting it into the semiconductor integrated circuit, and a fixing circuit for starting fixing a voltage V1 of the input signal earlier than the inverting of the inverter circuit 2.例文帳に追加

本発明による入力バッファは、半導体集積回路の外部からの入力信号を反転して半導体集積回路の内部に出力する出力インバータ回路２と、出力インバータ回路２の反転動作よりも早く入力信号の電圧Ｖ１の固定動作を開始する固定回路とを具備する。 - 特許庁

The sample-hold circuit 20 includes: a switch element 21 for sampling an input signal Vin; the capacitive element 22 for holding the sampled input signal with a charging voltage of Vc=Vin-Vce; and a buffer amplifier 23 for applying impedance conversion to the input signal Vin=Vc+Vce held in the capacitive element 22 and providing an output.例文帳に追加

サンプル・ホールド回路２０は、入力信号Ｖｉｎをサンプリングするスイッチ素子２１と、サンプリングされた入力信号ＶｉｎをＶｃ＝Ｖｉｎ−Ｖｃｅの充電電圧でホールドするコンデンサ素子２２と、コンデンサ素子２２にホールドされた入力信号Ｖｉｎ＝Ｖｃ＋Ｖｃｅをインピーダンス変換して出力するバッファアンプ２３とを有している。 - 特許庁

Concerning an input signal 302 output from an output buffer 1, a state of the input signal is held by a hold circuit 3, when it is possible to determine whether a slew rate function is normally working, and a signal 307 in a state (at Low if normal) corresponding to a held state is inverted and output to a hold circuit 217 via AND circuits 214 and 215.例文帳に追加

出力バッファ１から出力された入力信号３０２について、スリューレート機能が正常か否かを判断することの可能な時の入力信号の状態を保持回路３が保持すると共に保持した状態に対応した状態（正常であればLow状態）の信号３０７を反転してＡＮＤ回路２１４、ＡＮＤ回路２１５を介して保持回路２１７に出力している。 - 特許庁

A resolution conversion circuit 105 outputs a pixel signal of one line of the output video with resolution different from that of the input video by using a pixel signal stored in the line buffer 101-k (k=1 to N) according to the horizontal synchronizing signal HSYNC_N of the output video.例文帳に追加

解像度変換回路１０５は、出力映像の水平同期信号ＨＳＹＮＣ＿Ｎに応じ、ラインバッファ１０１−ｋ（ｋ＝１〜Ｎ）に記憶された画素信号を用いて、入力映像と異なる解像度の出力映像の１ライン分の画素信号を出力する。 - 特許庁

Then, using the output of the adding circuit 5, which is the adding signal of two detection means 3a and 3b, as a drive signal source of a driven shield, the driven shield 10 is connected between an output stage of the adding circuit 5 and input stages of buffer amplifiers 4a and 4b.例文帳に追加

そして、ドリブンシールドの駆動信号源として、２つの検出手段３ａ，３ｂの加算信号である加算回路５の出力を用い、加算回路５の出力段とバッファアンプ４ａ，４ｂの入力段との間にドリブンシールド１０が接続される。 - 特許庁

The first channel of a multi-channel parallel circuit 100, which is a parallel signal receiving circuit of one integrated circuit, is provided with an amplifier 111 for receiving an input signal, a buffer 112 for sending an output signal and an output level fixing circuit 113.例文帳に追加

一つの集積回路の並列信号受信回路である多チャンネル並列回路１００の第１チャンネルでは、入力信号を受ける増幅器１１１、出力信号を送出するバッファー１１２、および出力レベル固定回路１１３を備えている。 - 特許庁