「input-output buffer」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

To precisely execute a signal transmission test between an output buffer and an input buffer on a wafer on a condition close to a transmission path condition between LSI after the assembly of the LSI, and mounting of the LSI on a mounted substrate.例文帳に追加

オンウエハでの出力バッファと入力バッファとの間の信号伝達試験を、LSIを組み立てて実装基板上に実装した後の、LSI間の伝送線路条件に近い条件で精度良く実施可能とする。 - 特許庁

To obtain a semiconductor integrated circuit which outputs data without being immune to a noise generated in switching the impedance of an input buffer with an impedance control or an output buffer with an impedance control.例文帳に追加

インピーダンス・コントロール付き入力バッファまたはインピーダンス・コントロール付き出力バッファのインピーダンスを切り替える際に発生するノイズに影響を受けることなくデータを出力する半導体集積回路を得ること。 - 特許庁

Data transmission buffer addresses 40 and data reception buffer addresses 41 prepared for data transmission reception are not prepared for a conventional channel program 21 but given to an input output device 30 as a table.例文帳に追加

データ送受信のために複数個用意されるデータ送信バッファアドレス４０及びデータ受信バッファアドレス４１を、従来のチャネルプログラム２１に用意するのではなく、テーブルとして入出力装置３０に与えておく。 - 特許庁

Connection of lead-out wiring lines and whether an input buffer 25 or output buffer 26 is broken can be confirmed using at least a part of the semiconductor constitution body 4, preferably, the test circuit portion 20.例文帳に追加

半導体構成体４の少なくとも一部、好ましくはテスト回路部２０を利用して、引出し配線の接続確認と入力バッファ２５及び出力バッファ２６の破壊有無の確認とを行なうことができる。 - 特許庁

An input of a buffer amplifier OV_1 is at least temporarily connected to a measurement capacitor K_M1, and the output of the buffer amplifier OV_1 supplies a signal voltage substantially proportional to a measurement voltage generated in the measurement capacitor K_M1.例文帳に追加

バッファ増幅器(OV_1)の入力は、少なくとも一時的に測定コンデンサ(K_M1)に結合され、バッファ増幅器(OV_1)の出力が測定コンデンサ(K_M1)に発生する測定電圧に実質的に比例する信号電圧を供給する。 - 特許庁

A character position segmenting part 112 and a character recognizing part 113 perform character recognition from pictures inputted by a picture pattern input part 111 in a picture buffer 121 to output candidate characters to a candidate character buffer 123.例文帳に追加

文字位置切出部１１２および文字認識部１１３は、画像バッファ１２１内の画像パターン入力部１１１で入力された画像から文字認識を行ない、文字候補を文字候補バッファ１２３に出力する。 - 特許庁

The driver circuit includes a differential pre-buffer circuit 22 for clamping and outputting a signal by diodes 16 and 17 having nonlinear voltage current characteristics to an input signal and a differential output circuit 23 for amplifying and outputting an output signal of the differential pre-buffer circuit 22.例文帳に追加

入力信号に対し非線形な電圧電流特性を有するダイオード１６、１７によって信号をクランプして出力する差動プリバッファ回路２２と、差動プリバッファ回路２２の出力信号を増幅して出力する差動出力回路２３を備える。 - 特許庁

An output value of the test circuit 4 is changed by a plurality of combinations by switching setting to each of the plurality of modes, and thereby the input/output characteristics during an AC test time of the buffer circuit 6 can be measured efficiently.例文帳に追加

複数の各モードへの切り替え設定により、テスト回路４の出力値を複数の組み合わせで変更し、バッファ回路６のＡＣテスト時の入出力特性を効率よく測定可能とした。 - 特許庁

A buffer 100 performs output in normal delay at the time of normal operation, but when hold margin is inspected, output is performed delaying an input clock with delay quantity being larger than the normal delay.例文帳に追加

バッファ１００は通常の動作時は通常遅延で出力を行なうが、ホールドマージンを検査する場合には、通常遅延よりも大きい遅延量で入力クロックを遅延させて出力する。 - 特許庁

The PCM format speech data is accumulated in an input buffer 1a and an input message queue 1b, and is processed and composited in a speech data processing/compositing section 1c according to output speech edition information, and is then outputted through an output section 1f.例文帳に追加

ＰＣＭフォーマット音声データを入力バッファ１ａ、入力メッセージキュー１ｂに蓄積し、 出力音声編集情報に基づいて音声データ加工・合成部１ｃにて加工及び合成した後、出力部１ｆを介して出力する。 - 特許庁

A data processor (1) is provide with a central processing unit (2), a memory (5) which can be accessed from the central processing unit, a plurality of input/output circuits (12, 13), and an FIFO control circuit (6) for making the memory operate as the FIFO buffer of the input/output circuits.例文帳に追加

データプロセッサ（１）は、中央処理装置（２）と、中央処理装置によりアクセス可能なメモリ（５）と、複数の入出力回路（１２，１３）と、メモリを複数の入出力回路のＦＩＦＯバッファとして動作させるＦＩＦＯ制御回路（６）とを有する。 - 特許庁

The PCM format voice data is accumulated in an input buffer 1a, an input message queue 1b, processed and synthesized by a voice data processing/synthesis part 1c based on output voice editing information and after that, outputted via an output part 1f.例文帳に追加

ＰＣＭフォーマット音声データを入力バッファ１ａ、入力メッセージキュー１ｂに蓄積し、 出力音声編集情報に基づいて音声データ加工・合成部１ｃにて加工及び合成した後、出力部１ｆを介して出力する。 - 特許庁

In a synchronous bank type multi-port memory, a register/buffer circuit performs input of a read/write signal and an address signal from the outside port, input or output of a data signal from the outside port, and output of an inputted port block signal to the outside.例文帳に追加

同期バンク型多ポートメモリにおいて、レジスタ／バッファ回路は、外部のポートからのリード／ライト信号とアドレス信号の入力、データ信号の外部のポートからの入力または出力、入力されるポートブロック信号の外部への出力を行う。 - 特許庁

A test circuit 14 is connected to the inner bus BLout, and the test circuit 14 outputs a response signal via the inner bus BLout, the output buffer 13 and the output pads DQ0 to DQn, in response to a signal input to the input pads IN, IN0 to INn during a continuity test.例文帳に追加

試験回路１４が内部バスBLoutに接続され、導通試験時において、試験回路１４は入力パッドIN,IN0〜INnに入力された信号に応答して、内部バスBLout、出力バッファ１３、出力パッドDQ0〜DQnを介して応答信号を出力する。 - 特許庁

The voltages on the positive electrode side of battery cells selected by switching elements SW0 to SW5 of a cell selection SW18 are input to a non-inversion terminal of a buffer amplifier 30 with high input impedance, and the voltage Vx1 output from the buffer amplifier 30 is input to a non-inversion terminal of an amplifier 36 of an analog level shifter 22.例文帳に追加

セル選択ＳＷ１８のスイッチング素子ＳＷ０〜ＳＷ５により選択された電池セルの正極側の電圧が入力インピーダンスが高いバッファアンプ３０の非反転端子に入力され、バッファアンプ３０から出力された電圧Ｖｘ１がアナログレベルシフタ２２のアンプ３６の非反転端子に入力される。 - 特許庁

This microcomputer comprises an output buffer 2 temporarily storing debug information outputted to an input terminal 5 to which a fixed potential is applied from the outside; a latch circuit 3 fetching the fixed potential to be applied to the input terminal 5, and latching and outputting it for an internal circuit; and a control circuit 4 exclusively controlling the output operation of the output buffer 2 and the fetching operation of the latch circuit 3.例文帳に追加

外部から固定電位が印加される入力端子５に対して出力するデバッグ情報を一時記憶する出力バッファ２と、入力端子５に印加される固定電位を取り込み内部回路向けにラッチ出力するラッチ回路３と、出力バッファ２の出力動作とラッチ回路３の取り込み動作とを排他的に制御する制御回路４とを備えている。 - 特許庁

An input is carried out into a + input terminal of an operational amplifier 4 from a lower end of an antenna 1 comprising a metal rod insulated by an insulator 2 by a protection resistor 3, and an output terminal is connected to a - input terminal to operate the operational amplifier 4 as a buffer amplifier.例文帳に追加

碍子２で絶縁した金属棒のアンテナ１の下端から保護抵抗器３で演算増幅器４の＋入力端子に入力し、出力端子は−の入力端子に接続して演算増幅器４をバッファアンプとして動作させる。 - 特許庁

The control apparatus can be constituted of an input image buffer 32, an output image buffer 36 and an address management part for requesting reading/writing from/in the buffer 32/36 to the memory out of a control part-address management part 31 and can be integrated into the encoding circuit 18 like the shown figure.例文帳に追加

この制御装置は、入力画像バッファ３２及び出力画像バッファ３６と、制御部・アドレス管理部３１のうちのメモリにバッファ３２／３６に対する読み出し／書き込み要求を行うアドレス管理部とで構成でき、図示のように符号化回路１８に組み込むこともできる。 - 特許庁

In a data write operation using the second operation mode, a data transfer section 17 transfers data, which is supplied from an input/output section 40, to a buffer section 12 via a data bus DIR; transfers the data transferred to the buffer section 12 to an error correction section 20; and transfers parity data generated in the error correction section 20 to the buffer section 12.例文帳に追加

データ転送部17は、第２の動作モードにおいて、データの書き込み時、データバスDIRを介して入出力部40から供給されたデータをバッファ部12に転送し、バッファ部12に転送されたデータをエラー訂正部20に転送し、エラー訂正部20において、生成されたパリティデータをバッファ部12に転送する。 - 特許庁

In addition, the first enable signal ENZ1 held in the first enable signal generating circuit 15 is held in a second enable signal generating circuit 16 as a second enable signal ENZ2 in response to the internal clock signal CLSKZ to be output to the first clock signal input buffer 11 and a second clock signal input buffer 12.例文帳に追加

又、第１イネーブル信号生成回路１５にて保持された第１イネーブル信号ENZ1は、第２イネーブル信号生成回路１６にて内部クロック信号CLKSZ に応答して第２イネーブル信号ENZ2として保持され第１及び第２クロック信号入力バッファ１１，１２に出力される。 - 特許庁

The delta-sigma AD converter for quantizing and converting an input analog signal to an output digital signal has a first stage for outputting the input analog signal via a coefficient buffer 101, an arithmetic unit 102, delay units 103, 105 and a coefficient buffer 106 to an arithmetic unit 107 in the latter stage.例文帳に追加

入力アナログ信号を量子化して出力ディジタル信号に変換するデルタシグマ型ＡＤ変換器の１段目では、入力アナログ信号が係数バッファ１０１、演算器１０２、遅延器１０３、１０５、係数バッファ１０６を経由して後段の演算器１０７に出力される。 - 特許庁

Counting is started in a counter circuit from the transmission start time of ZSCK, an impedance adjusting signal corresponding to a counted value is added to the output buffer OB, a reflection input value is reduced and the input buffer IB is inverted at the time when the value becomes equal to Vref.例文帳に追加

上記ＺＳＣＫの送信開始時点からカウンター回路の計数が開始され、計数値に相応するインピーダンス調整信号が出力バッファＯＢに加えられ反射入力値は減少し、Ｖｒｅｆと等しくなった時点で入力バッファＩＢの反転が起る。 - 特許庁

A data compression device 10A includes: a data pattern analyzer 21 for analyzing data transmitted to an input buffer 30 and generating an analysis code based on the analysis result; and a data compression manager 40 for selectively compressing data output from the input buffer based on the analysis code.例文帳に追加

データ圧縮装置１０Ａは、入力バッファ３０に伝送されるデータを分析し、該分析結果に基づいて、分析コードを生成させるデータパターン分析器２１と、分析コードに基づいて、入力バッファから出力されたデータを選択的に圧縮するデータ圧縮管理器４０とを含む。 - 特許庁

A control circuit 300 for switching a signal to be inputted to an SSTL input buffer circuit 800 is connected to an SSTL input buffer circuit 800 so that an inside clock enable signal int.CKE being an output signal can be properly controlled, and that the malfunction of the circuit can be prevented.例文帳に追加

ＳＳＴＬ入力バッファ回路８００にＳＳＴＬ入力バッファ回路８０に入力される信号を切り替えるコントロール回路３００を接続することにより出力信号である内部クロックイネーブル信号ｉｎｔ．ＣＫＥを適切に制御し回路の誤作動を避けることができる。 - 特許庁

A reference capacitor CREF is connected to a variable capacitor at the common detection the node of the integrated circuit, and the common detection node is coupled with an input buffer and an output voltage VF of the input buffer is connected to a coarse bias, a gain stage 30 and a fine bias 32.例文帳に追加

基準キャパシタＣ_REFが、前記集積回路の共通検出ノードにおいて前記可変キャパシタに接続され、前記共通検出ノードは入力バッファに結合し、該入力バッファの出力電圧Ｖ_Fは、粗バイアスおよび利得段３０および細密バイアス段３２に接続される。 - 特許庁

Regarding the raster data input in line sequence, all the raster data of the first line are stored in the buffer A first, and when the input of raster data of the second line onward is started, data are output from each buffer while storing the raster data according to the odd and even numbers of the lines, into the corresponding buffers.例文帳に追加

そして、ライン順に入力されるラスターデータについて、第１ラインのラスターデータ全てをバッファーＡへ記憶した後、第２ライン以降のラスターデータの入力が開始されると、ラインの偶奇に応じて入力されるラスターデータを対応するバッファーへ記憶しつつ各バッファーからデータを出力する。 - 特許庁

A DMAC 13 monitors the address from the output circuit 12 in a fixed interval, and when the leading address of a memory region #2 of an input buffer 14 is reached, the DMAC 13 controls a bus arbiter 15 to start to write new data from the top of a memory region #1 of the input buffer 14.例文帳に追加

ＤＭＡＣ１３は出力回路１２からのアドレスを一定間隔で監視しており、これが入力バッファ１４のメモリ領域＃２の先頭のアドレスに達したときは、ＤＭＡＣ１３がバスアービタ１５を制御して入力バッファ１４のメモリ領域＃１の先頭から新規データを書き込み始める。 - 特許庁

The output circuit includes a main buffer circuit 1 for outputting differential output signals BP, BN according to a differential input signal DI from a pair of output terminals 31, 32, and a trimming circuit 2 for adjusting the impedances of the pair of output terminals 31, 32 according to control signals CS.例文帳に追加

本発明による出力回路は、差動入力信号ＤＩに応じた差動出力信号ＢＰ、ＢＮを出力端子対３１、３２から出力するメインバッファ回路１と、制御信号ＣＳに応じて出力端子対３１、３２のインピーダンスを調整するトリミング回路２とを具備する。 - 特許庁

The digital image processor is provided with a signal processing means whose input and output transfer rate are the same and that executes signal processing that is apparently consecutive processing and a buffer memory stores data whose signal processing is finished.例文帳に追加

入出力の転送レートが同じ信号処理手段で見かけ上連続的に信号処理を行ない、信号処理の完了したデータをバッファメモリに蓄積する。 - 特許庁

In the feedback processing structure, the output result of each operation unit 4 can be broadcast to the input buffer 13 of a plurality of operation units 4 and various forms of operation processing can be dealt with.例文帳に追加

フィードバック処理構成では、各演算ユニットの出力結果を複数の演算ユニットの入力バッファにブロードキャストでき、様々な形式の演算処理に対応できる。 - 特許庁

After that, the address output command circuit 7 makes a signal SC to be 'H' at the time of finish of input of a column address (NCK=8), an address buffer 4 outputs a column address to a column decoder 9.例文帳に追加

その後、アドレス出力指令回路７はカラムアドレスの入力完了時（ＮCK＝８）に信号ＳC をＨとし、アドレスバッファ４はカラムデコーダ９にカラムアドレスを出力する。 - 特許庁

A trace data input/output state analysis part 140 selects types of trace data 101 in the decreasing order of priority based upon free capacity 102 of a trace data buffer 120.例文帳に追加

トレースデータ入出力状況分析部１４０は、トレースデータバッファ１２０の空き容量１０２に基づいて、トレースデータ１０１の種類を優先度の高い順に選択する。 - 特許庁

The frame memory 103 is prepared to perform the functions of a double buffer or the like for absorbing a difference of transfer speeds between the video input signal and a video output signal for instance.例文帳に追加

フレームメモリ１０３は、例えば映像入力信号と映像出力信号との転送速度の差を吸収するダブルバッファ等の役割を果たすために設けられている。 - 特許庁

A register file is constructed of a circular buffer having a function for detecting whether output source information included in frame data matches input destination information.例文帳に追加

レジスタファイルは、フレームデータに含まれる出力元情報と入力先情報とが一致するか異なるかを検出する機能を備えるサーキュラバッファによって構成されている。 - 特許庁

The common input lines (CCL_1 to CCL_k) of the respective DACs are connected to the three data lines through transistors (Tr_1, Tr_2, Tr_3) within a signal selection section (252) and an amplifier (AMP) within an output buffer section (260).例文帳に追加

各ＤＡＣの共通出力ライン（COL_1〜COL_k）は信号選択部（252）内のトランジスタ（Tr_1 、Tr_2、Tr_3）と出力バッファ部（260）内のアンプ（AMP）とを通して三つのデータラインに連結されている。 - 特許庁

The read-out optical gate switch transmits the input light as the delayed output of the optical buffer circuit in accordance with the read-out control signal for arbitrarily controlling the delay time.例文帳に追加

読出用光ゲートスイッチは、遅延時間を任意に制御するための読出用制御信号に応じて、入力された光を透過して光バッファ回路の遅延出力とする。 - 特許庁

An analog buffer 2 is equipped with an amplifier 3 in which an input terminal 31 is grounded virtually, a pair of sample hold capacitors CHOLDA and CHOLDB, a sampling switching means, and an output switching means.例文帳に追加

アナログバッファ２は、入力端子３１が仮想接地されたアンプ３、一対のサンプルホールドコンデンサＣＨＯＬＤＡ，ＣＨＯＬＤＢ、サンプリング切り替え手段および出力切り替え手段を備える。 - 特許庁

To provide a DMA control method that can execute DMA in an appropriate sequence to reduce the amount of input/output buffer necessary during the processing of streaming data.例文帳に追加

適切な順序でＤＭＡを実行し、ストリーミングデータの処理時に必要な入出力のバッファ量を削減することのできるＤＭＡ制御方法を提供すること。 - 特許庁

To realize high communication throughput at a low cost without using a communication I/O (input/output) buffer of large capacity in the case of executing data communication between two optional processors.例文帳に追加

任意の2つのプロセッサ間でデータ通信を行う場合に、大容量の通信用入出力バッファを用いることなく、低コストで高い通信処理性能を実現する。 - 特許庁

Using provided memory pointers, the kernel can copy input and output data across protection domains in a single step without the need for copying data into an intermediate buffer.例文帳に追加

与えられたメモリポインタを用いて、カーネルは中間バッファへのデータコピーを必要とすることなく単一のステップで、保護領域を越えて、入力及び出力データをコピー出来る。 - 特許庁

The system voltage is set to a level equal to a high level logic stage of a data signal from a data transmission bus and received by the input/output buffer.例文帳に追加

システム電圧は、入出力バッファによって受信されるデータ伝送バスからのデータ信号の高電圧論理状態と等しい信号強度に設定される。 - 特許庁

Then, a plurality of timing control signals (Si) inside of a chip are converted to data Di in the switch circuit section 31, and sent to a data input/output buffer circuit section 23.例文帳に追加

すると、スイッチ回路部３１において、チップ内部の複数のタイミング制御信号（Ｓｉ）がデータＤｉに変換されて、データ入出力バッファ回路部２３へと送られる。 - 特許庁

To provide an input output buffer capable of protecting its circuitry against a voltage signal received externally independently of application / non application of operating power.例文帳に追加

動作電源の供給時／非供給時に関わらず、外部から入力される電圧信号に対して回路を保護することのできる入出力バッファを提供すること。 - 特許庁

Alternatively, the timing violating wiring is disconnected from the first wiring and second wiring, an input terminal of the buffer cell is connected to the first wiring, and an output terminal is connected to the second wiring.例文帳に追加

又は、タイミング違反配線を第１の配線、第２の配線に切断し、バッファセルの入力端子を第１の配線へ、出力端子を第２の配線へと接続する。 - 特許庁

Accordingly, output timing from the buffers 27, 28 and 29 becomes coincident with add/arithmetic timing of adders 30 and 31, and input timing to the buffer 32.例文帳に追加

これにより、上記バッファ２７、２８、２９からの出力タイミングと、上記アダー３０、３１の加算／演算タイミングと、上記バッファ３２への入力タイミングとが一致される。 - 特許庁