「input-output buffer」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

An input buffer (inverter G_1), full band passing circuits (DELYIANNIS phase shift circuits) having at least two secondary transmission functions and an output buffer (inverter G_2) are sequentially connected, the full band passing circuits having the two secondary transmission functions have phase characteristics with respect to different frequencies and are cascade connected to obtain the approximately fixed delay time over the wide frequency band.例文帳に追加

入力バッファ（インバータＧ_１）と、少なくとも２個の２次の伝達関数を持つ全帯域通過形回路（ＤＥＬＹＩＡＮＮＩＳ形移相回路（Ｉ），（ＩＩ）と、出力バッファ（インバータＧ_２）とを順次接続し、２個の２次の伝達関数を持つ全帯域通過形回路は、異なる周波数に対する位相特性を有し、従続接続することで広い周波数帯域においてほぼ一定の遅延時間とする。 - 特許庁

To reduce the capacity of a buffer memory and to execute a sufficient number of times of retry by setting the total number of times of retry with respect to a series of input/output requests in a disk control system where a disk controller and a disk device are connected through a bus for disk interface such as IDE and SCSI.例文帳に追加

ディスク制御装置とディスク装置とをＩＤＥやＳＣＳＩ等のディスクインタフェース用バスを介して接続してなるディスク制御システムにおいて、一連の入出力要求に対してリトライ回数の総数を設定することで、バッファメモリの容量の低減化を図るとともに、リトライを充分な回数行なえるようにする。 - 特許庁

When a management packet recognition section 512 of the node 402 detects this packet and informs a selector 505 about the detection of the packet, the selector 505 selects an input from a parallel output buffer 504, and receives the packet that the node unit 402 cannot receiver, so as to reconfigure a ring which uses an active system and a standby system which does not use the interrupted part of the transmission line.例文帳に追加

ノード４０２の管理パケット認識部５１２がこのパケットを検知し、セレクタ５０５に通知すると、セレクタ５０５は、並列出力バッファ５０４からの入力を選択し、ノード装置４０２が受信できなかったパケットを受信し、切断箇所を使用しない運用系と予備系によるリングが再構成される。 - 特許庁

This level shift circuit 1 is equipped with: a level shift part 10 for inputting an input signal V_IN at a high voltage level from a battery; a clamp part 20 for limiting a medium signal Vm of the level shift part 10 equal to or below a certain value; and an output buffer part 30 for outputting the medium signal at a lower voltage CMOS level.例文帳に追加

レベルシフト回路１は、バッテリからの高電圧レベルの入力信号Ｖ_ＩＮを入力するレベルシフト部１０と、レベルシフト部１０の中間信号Ｖｍを一定以下に制限するクランプ部２０と、中間信号をより低電圧のＣＭＯＳレベルで出力する出力バッファ部３０とを備える。 - 特許庁

METHOD, COMPUTER PROGRAM AND APPARATUS FOR MANAGING ADDRESS TRANSLATION FOR ACCESS TO BUFFER DATA STRUCTURE USED IN NETWORK DEVICE DRIVER TO COMMUNICATE WITH NETWORK INPUT/OUTPUT (I/O) ADAPTER IN DATA PROCESSING SYSTEM (APPARATUS AND METHOD FOR COMMUNICATING WITH NETWORK ADAPTER USING QUEUE DATA STRUCTURE AND CACHED ADDRESS TRANSLATION)例文帳に追加

データ処理システム内でネットワーク入出力（Ｉ／Ｏ）アダプタと通信するためにネットワーク・デバイス・ドライバによって使用されるバッファ・データ構造にアクセスするためのアドレス変換を管理するための方法、コンピュータ・プログラム、および装置（キュー・データ構造およびキャッシュされたアドレス変換を使用してネットワーク・アダプタと通信するための装置および方法） - 特許庁

When starting playback of a TS from a recording medium and when switching between trick play and normal play, a playback system for outputting a stream at the timing similar to input timing in recording, and a playback system for monitoring the amount of data stored in a buffer of a decoder to control the stream output in accordance with the amount of data are appropriately selected.例文帳に追加

記録媒体からのTS再生開始時、および特殊再生と通常再生を切り換える際に、記録時の入力タイミングと同様なタイミングでストリーム出力を行う再生方式と、デコーダのバッファに蓄積されたデータ量を監視し、それに合わせてストリーム出力を制御する再生方式とを適宜使い分ける。 - 特許庁

The nonvolatile semiconductor memory device has a memory cell array 1 using electrically rewritable NAND cells, a column decoder 4, a bit line control circuit 2, a word line control circuit 6, and a data input/output buffer 4, wherein previous writing and confirmation reading are performed after batch erasing of data to put erased memory cells into a desired threshold-value range.例文帳に追加

電気的書き換え可能なＮＡＮＤ型セルを用いたメモリセルアレイ１、カラムデコーダ４、ビット線制御回路２、ワード線制御回路６、データ入出力バッファ４を有し、データの一括消去後に事前書き込みと確認読み出しを行って消去されたメモリセルを、所望のしきい値範囲に追い込むようにした。 - 特許庁

The input/output device 1 is provided with a general-purpose interface control circuit 11, a serial interface control circuit 12, a memory 13, an interrupt control circuit 14, a data picking mode detection circuit 15, a data picking mode set switch 16, a display element 17, an MPU 20, a data buffer 23, and a lower interface control circuit 24.例文帳に追加

また、入出力装置１は、汎用インターフェイス制御回路１１，シリアルインターフェイス制御回路１２，メモリ１３，割り込み制御回路１４，データ採取モード検出回路１５，データ採取モード設定スイッチ１６，表示素子１７，ＭＰＵ２０，データバッファ２３及び下位インターフェイス制御回路２４を具備している。 - 特許庁

To provide an input/output buffer circuit which stops supplying power to a portion or the whole of a circuit not in operation and reduces the power consumption for a semiconductor device which operates with power having a higher voltage than its power.例文帳に追加

自分自身の電源の電圧よりも高い電圧の電源で動作する半導体装置と混在して用いられる可能性のある半導体装置において、動作していない回路の一部もしくは全部に対して電源の供給を停止し、その消費電力を削減することができる入出力バッファ回路を提供する。 - 特許庁

A CPU 101 adjusts the phases of modulation signals read from an effect waveform memory 11 with respect to the rising timing of music waveform data inputted from an input section 104 and modulates the data employing the phase adjusted modulation signals and stores the modulated data in an output buffer 105.例文帳に追加

ＣＰＵ１０１は、入力部１０４から入力された楽音波形データの立ち上がりタイミングに対して、エフェクト波形メモリ１１から読み出した変調信号の位相を合わせるように調整して、楽音波形データを位相調整した変調信号で変調して出力バッファ１０５にストアする。 - 特許庁

When video signals are input to a coding section 1, the video signals are rearranged in the order of coding by an image rearranging section 11, DCT coding is performed thereon by a DCT section 13, and the video signals are quantized by a quantizing section 14, variable-length-coded by a variable length coding section 15 and output as coded data via a buffer memory 16.例文帳に追加

ビデオ信号が符号化部１に入力すると、画像並び替え部１１にて符号化順に並び替えられ、ＤＣＴ部１３によりＤＣＴ符号化され、量子化部１４にて量子化され、可変長符号化部１５にて可変長符号化され、バッファメモリ１６を介し符号化データとして出力される。 - 特許庁

To provide a recording apparatus and a recording method for decreasing the capacity of a buffer memory even when a video data recorder having an interface with e.g., a computer adopts the recording apparatus and the recording method is configured to input/output the data to/from the computer so as to enhance the affinity with the computer.例文帳に追加

記録装置及び記録方法に関し、例えばコンピュータとの間のインターフェースを有するビデオデータの記録装置に適用して、コンピュータとの間でもデータを入出力できるように構成してコンピュータとの親和性を高める場合でも、バッファメモリの容量を小さくすることができるようにする。 - 特許庁

At the start of TS reproduction from the recording medium or during switching between the special reproduction and normal reproduction, a reproduction system which outputs a stream in timing similar to input timing during recording and a reproduction system which monitors the amount of data stored in the buffer of the decoder and controls the stream output accordingly are properly and discriminatingly used.例文帳に追加

記録媒体からのTS再生開始時、および特殊再生と通常再生を切り換える際に、記録時の入力タイミングと同様なタイミングでストリーム出力を行う再生方式と、デコーダのバッファに蓄積されたデータ量を監視し、それに合わせてストリーム出力を制御する再生方式とを適宜使い分ける。 - 特許庁

Only when a scanner input image (A4) is magnified (A3) and then exceeds a main scanning width (e.g., A3 portrait size) determined as a capacity of a line buffer of an image processing means 25, data is output through a first route shown in Fig.12(A) wherein image is rotated by an image rotating means (1)26 prior to image processing.例文帳に追加

スキャナ入力画像（Ａ４）が変倍後（Ａ３）に、画像処理手段２５のラインバッファの容量として決められている主走査幅（例えば、Ａ３縦）を超える場合にのみ、画像回転手段（１）２６画像処理前に画像回転を行う図１２（Ａ）の第一の経路で出力データ処理を行う。 - 特許庁

A driver amplifier 100 is an amplifier of a current outputting type in which a buffer circuit 10, which amplifies the voltage of an input signal vi by a gain 1 to obtain a current im according to the voltage, is provided as an inputting stage and a current amplifier circuit 12, which amplifies the current im by an amplification factor (m) to output, is provided as an outputting stage.例文帳に追加

ドライバアンプ100 は、入力信号v_iの電圧を利得１にて増幅してその電圧に応じた電流i_mを得るバッファ回路10を入力段として、その電流i_mを増幅率ｍにて増幅して出力する電流増幅回路12を出力段とする電流出力型の増幅器である。 - 特許庁

In the semiconductor integrated circuit device to which three kinds of power supply voltages are supplied, the thickness of the gate oxide film of all MOS transistors of an input/output buffer 7 operating with a power supply voltage VCC3 (approx. 1.8 V) is the same as that of a transistor suitable for use of a power supply voltage VCC 2 (approx. 3.2 V).例文帳に追加

３種類の電源電圧が供給される半導体集積回路装置において、電源電圧ＶＣＣ３（約１．８Ｖ）により動作する入出力バッファ部７のすべてのＭＯＳトランジスタのゲート酸化膜厚が、電源電圧ＶＣＣ２（約３．２Ｖ）の使用に合わせたトランジスタと同じ膜厚となっている。 - 特許庁

To provide a dedicated buffer service method and a system thereof, and a program thereof and a recording medium whereby an operating enterprise can partway predict a data traffic volume delivered through a data network so as to facilitate the arrangement of a network facility and its operation and users of the data network make a occupancy rate contract of input or output line buffers to enhance satisfaction in network utilization.例文帳に追加

運用事業者にとっては、データネットワークに流れるデータトラフィック量をある程度予測することができ、ネットワークの設備配備や運用を容易にするとともに、データネットワークのユーザにとっては、入力または出力回線用バッファの占有率を契約することで、ネットワーク利用上の満足度を向上させる。 - 特許庁

A switched mode power supply system comprises two buffer capacitors CB1, CB2 connected between DC input terminals A1, A2; primary inductance units N1, NP2 connected in series with two switches SW1, SW2 that are connected in series; and a secondary coil Ns to be connected with a DC output circuit.例文帳に追加

スイッチモード電源システムは直流入力端子Ａ１、Ａ２の間に接続された二つのバッファコンデンサＣＢ１、ＣＢ２と、直列に接続された二つのスイッチＳＷ１、ＳＷ２に直列に接続された一次インダクタンスユニットＮＰ１、ＮＰ２、および直流出力回路に接続される二次コイルＮｓを備える。 - 特許庁

In a distributed processing system where plural processors 22a to 22c are connected through a network 21 and the plural processors execute a series of processings, the arbitrary processor 22a has a picture buffer storing program executed by the other processors 22b and 22c and input/output data to a terminal 24a.例文帳に追加

本発明は、ネットワーク２１を介して複数のプロセッサ２２ａ〜２２ｃが接続され、複数のプロセッサにより一連の処理を実行する分散処理システムにおいて、任意のプロセッサ２２ａが、他のプロセッサ２２ｂ、２２ｃで実行中のプログラムおよびターミナル２４ａへの入出力データを格納する画面バッファを有するものである。 - 特許庁

This logic analyzer incorporated type electronic component has: an application circuit 29 having a prescribed function incorporated in a package such as a CPU, a damping resistor or a bus buffer; and a logic analyzer 20 incorporated in the package, taking in the input/output signal to the application circuit 29 in prescribed timing, and storing it.例文帳に追加

本発明は、ＣＰＵやダンピング抵抗、バスバッファ等、パッケージ内に組み込まれた所定機能を有するアプリケーション回路２９と、このパッケージ内に組み込まれ、アプリケーション回路２９に対する入出力信号を所定のタイミングで取り込んで蓄積するロジックアナライザ２０とを備えるロジックアナライザ内蔵型電子部品である。 - 特許庁

When the mode value Mode is [2], modulated waveform of a musical instrument sound containing input voice is inputted to the band-pass filters BPF1 to BPF8, to extract respective formant components of the modulated waveform, which are multiplied by the envelopes of a modulating waveform (the analytical waveform data of the respective formant components), recorded in the buffer BUF to generate musical sound output Out.例文帳に追加

モード値Ｍｏｄｅ：「２」では、入力音声を含む楽器音の被変調波形をＢＰＦ１〜ＢＰＦ８に入力して被変調波形の各フォルマント成分を抽出し、バッファＢＵＦに記録された変調波形（各フォルマント成分の分析波形データ）のエンベロープを乗算して楽音出力Ｏｕｔを発生する。 - 特許庁

Each of first, second and third SDC 54, 46 and 58 has an input terminal 66, 68, 70 coupled to receive a respective frequency band signal and a function to buffer, rectify and filter its respective frequency band signal to form a control voltage at its output terminal 60, 62, 64.例文帳に追加

第１ＳＤＣ５４、第２ＳＤＣ５６及び第３ＳＤＣ５８の各々が、それぞれの周波数帯の信号を受信するよう接続された入力端６６，６８，７０を有し、それぞれの周波数帯の信号をバッファし、整流し、フィルタリングして、その出力端６０，６２，６４において制御電圧を生成する機能を有する。 - 特許庁

It includes means (12) for the identification, from a valued directed multi-graph made up of the union of several distinct processing graphs and divided into several valued directed sub-multi-graphs (54, 56, 58) called chunks, and whose input and output nodes are buffer memory nodes of the multi-graph, of a coordination module (16, 26, 34) for each chunk.例文帳に追加

それは、複数の異なる処理グラフを結合することによって形成され、チャンクと呼ばれる値付きの複数の有向サブマルチグラフ（５４，５６，５８）に分割され、その入力および出力ノードがマルチグラフのバッファメモリノードである、値付きの有向マルチグラフから、各チャンクに関する調整モジュール（１６，２６，３４）を特定するための手段１２を含む。 - 特許庁

An input buffer 100 being the signal level conversion circuit is provided with a differential amplifier circuit 10 being a current mirror amplifier that amplifies a voltage between nodes N1, N2 respectively receiving an external signal and a reference signal to provide an output of an internal signal and with a bias circuit 20 that applies a common bias voltage Vbs to the nodes N1, N2.例文帳に追加

本発明に従う信号レベル変換回路である入力バッファ１００は、外部信号および基準信号がそれぞれ伝達されるノードＮ１およびＮ２の電位差を増幅して内部信号を出力するカレントミラーアンプである差動増幅回路１０と、ノードＮ１およびＮ２に共通のバイアス電圧Ｖｂｓを印加するバイアス回路２０とを備える。 - 特許庁

The potential of an inversion input terminal 73a in the processing amplifier 73 becomes almost the same as that of an output terminal 77c of the buffer amplifier 72, so that the linear reading electrode 26a and the linear auxiliary electrode 27a are made almost the same in potential, and an electrostatic capacity between them is apparently made small.例文帳に追加

演算増幅器７３の反転入力端子７３ａの電位と、バッファアンプ７２の出力端子７７ｃとは、ほぼ同電位となるため、線状読出電極２６ａと線状補助電極２７ａとがほぼ同電位となり、線状読出電極２６ａと線状補助電極２７ａとの間の静電容量が見かけ上小さくなる。 - 特許庁

At that time, the transaction in the new software prepares exclusive information related with data to be inputted and outputted on the new software by using a mutual exclusive control part so that the transactions in the both software can operate the input and output of data without any contradiction, and the uniqueness of the data can be guaranteed by temporarily invalidating a data buffer part.例文帳に追加

この時、新たなソフトウェア中のトランザクションは相互排他制御部を用いて新たなソフトウェア上にも入出力を行なうデータに関する排他情報を作成することで、両ソフトウェア中のトランザクションが矛盾の無いデータ入出力を行い、データバッファ部を一時的に無効とすることでデータの一意性を保証することが出来る。 - 特許庁

A short SW43 is provided for short-circuiting between the input side and the output side of a booster circuit 42 boosting a power supply voltage VCC supplied from the positive electrode side of a battery cell Vc5 to a drive voltage VCC1 for driving a MOS transistor in a buffer amplifier 30 in a saturation region to be supplied as a drive voltage.例文帳に追加

電池セルＶｃ５の正極側から供給される電源電圧ＶＣＣをバッファアンプ３０内のＭＯＳトランジスタを飽和領域で駆動させることができる駆動電圧ＶＣＣ１に昇圧して駆動電圧として供給する昇圧回路４２の入力側と出力側とを短絡させるショートＳＷ４３を備える。 - 特許庁

Even if a transistor PM1 is turned on by noise superimposed on a power-on reset signal, and in a node 5, a voltage level increases only little by little by a circuit time constant of resistors R1 to Rn and static capacitative elements C1 to Cn, and an Lo signal with no fluctuation in a voltage level is output to a Schmidt input buffer 19 of the next stage.例文帳に追加

パワーオンリセット信号に重畳したノイズによってトランジスタＰＭ１がＯＮしても、ｎｏｄｅ５は、抵抗Ｒ１〜Ｒｎと静電容量素子Ｃ１〜Ｃｎとの回路時定数により、電圧レベルが徐々にしか上昇しないことになり、次段のシュミット入力バッファ１９には電圧レベルの変動がないＬｏ信号が出力される。 - 特許庁

This system is provided with a reference voltage generating circuit 1 inputting power voltage VDDQ for output buffer, eliminating the noise of this power voltage, generating reference voltage by resistance division from the noise-eliminated power voltage VDDQ and outputting it, and an input first stage circuit 30 inputting the reference voltage and an external input signal from the outside and generating an internal drive signal for driving a semiconductor memory.例文帳に追加

出力バッファ用電源電圧を入力して該電源電圧のノイズを除去する手段及び前記ノイズを除去された前記電源電圧から抵抗分割により基準電圧を生成して出力する手段を有する基準電圧発生回路と、前記基準電圧及び外部から外部入力信号を入力してこれらから半導体メモリを駆動する内部駆動信号を生成する入力初段回路とを備える。 - 特許庁

At least one two-input buffer for inputting a clock signal and the output signal of a gating circuit is inserted on the post-stage of the gating circuit directly driving an element to supply a clock and by connecting a fixed value signal to a terminal, to which the clock signal is directly connected, inside the gating circuit, to which the clock signal is directly connected, logically equivalent conversion is performed.例文帳に追加

被クロック供給素子を直接駆動しているゲーティング回路の後段に、クロック信号とゲーティング回路の出力信号を入力とする二入力バッファーを少なくとも１個以上挿入し、クロック信号が直接接続されているゲーティング回路の中でクロック信号が直接接続されていた端子に固定値信号を接続することで、論理的に等価な変換を行う。 - 特許庁

The apparatus for adjusting the slew rate includes, in a semiconductor memory device, a slew rate control signal generation part for outputting a plurality of slew rate control signals through combining control codes applied from the outside in response to a command signal applied from the outside, and a data output buffer for adjusting the slew rate of input data signal by using the slew rate control signal.例文帳に追加

本発明のスルーレート調節装置は、半導体記憶装置において、外部から印加される命令信号の制御を受けて、外部から印加される制御コードを組み合わせて複数のスルーレート制御信号を出力するためのスルーレート制御信号発生部と、前記スルーレート制御信号を利用して、入力されるデータ信号のスルーレートを調節できるデータ出力バッファとを備える。 - 特許庁

When internal peripheral circuits including a column decoder 108 are operated, a VDCE signal is outputted from a clock generating circuit 113, when it is inputted to a VDC circuit 117 for periphery, supply capability of int.Vcc is improved, int.Vcc is supplied to the internal peripheral circuits including the column decoder 108 and excluding an input means 120, an output buffer 112, and a sense amplifier 109.例文帳に追加

コラムデコーダ１０８を含む内部周辺回路の動作時に、クロック発生回路１１３からＶＤＣＥ信号が出力され、周辺用ＶＤＣ回路１１７に入力されると、ｉｎｔ．Ｖｃｃの供給能力が向上し、入力手段１２０，出力バッファ１１２，センスアンプ１０９を除くコラムデコーダ１０８を含む内部周辺回路にｉｎｔ．Ｖｃｃを供給する。 - 特許庁

A plurality of buffer circuits 280 for receiving reference signals RAMP generated from a reference signal generating section 27 and supplying them to the reference signal input stage of a predetermined number of voltage comparing sections 252 are provided and the reference signal RAMP supplied through one reference signal line 251 is supplied while being separated to a reference signal RAMP_k through a reference signal output line _k for each block BK_k.例文帳に追加

参照信号生成部２７で生成された参照信号RAMPを受け、所定数の電圧比較部２５２の参照信号入力段に供給するバッファ回路２８０を複数設けることで、１つの参照信号線２５１を介して供給される参照信号RAMPを、各ブロックBK_k用の参照信号出力線_kを介して参照信号RAMP_kに分離して供給する。 - 特許庁

The display driver comprises: a digital/analog converter which receives an input voltage lower than a source voltage used in a buffer amplifier for output drive, generates a plurality of reference voltages and selects a reference voltage corresponding to an M (M is a positive integer) bit data signal; and an amplifier which amplifies the reference voltage selected by the digital/analog converter.例文帳に追加

本発明によるディスプレイ駆動装置は、出力駆動用バッファアンプに使用される電源電圧より減少した入力電圧を受け取って基準電圧を生成し、Ｍ（Ｍは、正の整数）ビットのデータ信号に対応する基準電圧を選択するデジタル／アナログ変換部、及びデジタル／アナログ変換部から選択された基準電圧を増幅する増幅部を備える。 - 特許庁

In a semiconductor integrated circuit that has a monitor circuit for evaluation on a semiconductor substrate, the monitor circuit is arranged in an I/O control circuit region 2 of the I/O buffer circuit region of the semiconductor integrated circuit, and is equipped with a delay circuit, a launcher flip- flop circuit that is connected to the input and output stages of the delay circuit, and a capture flip-flop circuit.例文帳に追加

評価用のモニター回路を半導体基板上に備えた半導体集積回路において、モニター回路は、半導体集積回路の入出力バッファ回路領域の入出力コントロール回路領域２に配置されており、遅延回路と、遅延回路の入力段と出力段とにそれぞれ接続されたランチャーフリップフロップ回路およびキャプチャーフリップフロップ回路と、を有している。 - 特許庁

The FIFO control circuit is provided with a control means for specifying a plurality of memory areas to be used as the FIFO buffer by an area designating means, and for holding address information for read access and write access for each specified memory area by an address pointer means, and for FIFO operating the prescribed memory area, by using the address pointer means, in response to the request from the input/output circuit.例文帳に追加

ＦＩＦＯ制御回路は、ＦＩＦＯバッファとして利用する複数のメモリ領域をエリア指定手段で規定し、規定されるメモリ領域毎にリードアクセス及びライトアクセスのためのアドレス情報をアドレスポインタ手段で保持し、入出力回路からの要求に応答して、所定のメモリ領域を、前記アドレスポインタ手段を用いて、ＦＩＦＯ動作させる制御手段と、を含む。 - 特許庁

In the image compander which inputs image data or outputs compressed code data in compressing and expanding an image, the data to be inputted or outputted are expressed by using a frame descriptor and a buffer descriptor, and these descriptors are applied to a DMA (direct memory access) controller 4, thereby automatically adjusting input/output of the data into/from an image compander circuit 2.例文帳に追加

画像の圧縮伸張を行う際にイメージデータの入力または圧縮コードデータの出力をおこなう画像圧縮伸張装置において、この入力または出力のデータをフレームディスクリプタおよびバッファディスクリプタを用いて表現し、これらのディスクリプタをＤＭＡコントローラ４へ適用することによって、自動的に画像圧縮伸張回路２へのデータ入出力を調整する。 - 特許庁

An input/output buffer 80 of the synchronous semiconductor memory device 100 receives a test mode signal from a control circuit 410, takes in data from a terminal 421 synchronizing with a clock signal CLK, writes it in a memory array 60, and outputs read-out data from the memory array 60 to the terminal 421 synchronizing with an internal data strobe signal from a DQS signal generating circuit 70.例文帳に追加

同期型半導体記憶装置１００の入出力バッファ８０は、コントロール回路４１０からのテストモード信号を受けてクロック信号ＣＬＫに同期して端子４２１からデータを取込み、メモリアレイ６０に書込むとともに、メモリアレイ６０からの読出データをＤＱＳ信号発生回路７０からの内部データストローブ信号に同期して端子４２１へ出力する。 - 特許庁

The output buffer 3 is formed by using a P channel transistor 1 as a transistor which inputs an input signal at its gate electrode and the source potential of an N channel transistor forming a NAND gate 8 as a precedent-stage driver is switched by a switch circuit 11 to make the level of the signal inputted to the gate electrode of the P channel transistor lower in a test than in normal use.例文帳に追加

出力バッファ３を、入力信号がそのゲート電極に入力されるトランジスタにＰチャネルトランジスタ１を用いて形成し、前段ドライバとしてのＮＡＮＤゲート８を形成しているＮチャネルトランジスタのソース電位を、スイッチ回路１１で切り替えることにより、上記Ｐチャネルトランジスタのゲート電極に入力される信号のレベルを、テスト時には通常使用時よりも低いレベルとするようにしたものである。 - 特許庁

A robot processing system comprises a pickup rotor 116 for moving a micro-device from an input feeder mechanism to a programming mechanism while using rotary movement; and the programming mechanism comprises a programmer rotor 118 having a plurality of programmer heads 118A-118F and has a structure for programming the micro-device received from the pickup rotor 116 in the rotary movement and carrying it to an output buffer mechanism.例文帳に追加

ロボット処理システムが、マイクロデバイスを前記入力フィーダ機構より前記プログラミング機構へと回転式の移動を用いながら移動させるピックアップロータ１１６により構成され、前記プログラミング機構は、複数のプログラマヘッド１１８Ａ−１１８Ｆを有するプログラマロータ１１８により構成され、前記ピックアップロータ１１６より受け取ったマイクロデバイスを、回転移動中にプログラムし、出力バッファ機構へ搬送する構成を有する。 - 特許庁

The integrated circuit device 1 comprises four or more buffers 20, a buffer control part 30 which controls write processing of data to the buffers and read processing of data from the buffers based on a command from a host 100, and a reproduction voice data output processing part 50 which is adapted so that a plurality of voice data can be simultaneously received, and outputs reproduction voice data based on the simultaneously input voice data.例文帳に追加

集積回路装置１は、４個以上のバッファ２０と、ホスト１００からのコマンドに基づいて、バッファへのデータの書き込み処理、及び、バッファからのデータの読み出し処理を制御するバッファ制御部３０と、複数の音声データを同時に受け付け可能に構成されており、同時に入力された音声データに基づいて、再生用の音声データを出力する再生音声データ出力処理部５０とを含む。 - 特許庁