「input/output buffer」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

A data line shift circuit 17 performing data line shift control by which a defective data line is evaded by a fuse circuit 20 is provided between each data buffer and data input/output terminal IO.例文帳に追加

各データバッファとデータ入出力端子ＩＯの間には、フューズ回路２０により不良データ線を避けるデータ線シフト制御を行うデータ線シフト回路１７が設けられる。 - 特許庁

First power-supply wiring HVL is connected to first circuits HC of the input/output buffer circuits BF and supplies a first power-supply voltage VCC1 to the first circuits HC.例文帳に追加

第１の電源配線ＨＶＬは、入出力バッファ回路ＢＦの第１の回路部分ＨＣと接続され、第１の回路部分ＨＣに第１の電源電圧ＶＣＣ１を供給する。 - 特許庁

To manufacture a semiconductor integrated circuit device in which three kinds of power supply voltages are used with optimized thickness of a gate oxide film of a transistor to be used for an input/output buffer.例文帳に追加

３種類の電源電圧が使用される半導体集積回路装置において、入出力バッファに用いられるトランジスタのゲート酸化膜厚を最適化して製造する。 - 特許庁

The input/output line sense amplifier includes a buffer unit buffering a strobe signal by a supplied first level voltage, a sense amplifier amplifying a signal of an input/output line in response to an output signal of the buffer unit by a supplied second level voltage, and a pre-charge unit pre-charging an output signal of the sense amplifier in response to an output signal of the buffer unit.例文帳に追加

本発明の入／出力ライン感知増幅器は、第１レベル電圧を供給されて、ストローブ信号をバッファリングするバッファ部と、第２レベル電圧を供給されて、前記バッファ部の出力信号に応答して入／出力ラインの信号を増幅する感知増幅器と、前記第１レベル電圧を供給されて、前記バッファ部の出力信号に応答して前記感知増幅器の出力信号をプリチャージさせるプリチャージ部と、を含む。 - 特許庁

An input and output buffer control circuit 9 controls an external output controls in a usual mode so that the external output can be output if an identifying signal P for a fetch instruction is not active as well as the external output can not be output to an address buffer 11 and an input/output data buffer 12 if the identifying signal P for the fetch instruction is active.例文帳に追加

通常のモードでは、入出力バツファ制御回路９は、命令フェッチ認識信号Ｐがアクティブな時アドレス出力バツファ１１およびデータ入出力バツファ１２に対し外部出力をしないように、また命令フェッチ認識信号Ｐがアクティブでないときは出力できるように制御する。 - 特許庁

The asynchronous packer includes a write buffer commonly used for an asynchronous bridge and for upsizing, to buffer a write channel data; and first and second asynchronous packing controllers which control channel compaction according to first and second clocks, respectively, regarding the write channel data input/output to/from the write buffer during burst write.例文帳に追加

非同期パッカーは、非同期ブリッジ及びアップサイジングに共通で用いられ、ライトチャンネルデータをバッファリングするライトバッファと、バーストライト時に前記ライトバッファに入出力される前記ライトチャンネルデータに対するチャンネル圧縮を第１及び第２クロックによって各々制御する第１及び第２非同期パッキング制御器を含む。 - 特許庁

The asynchronous unpacker includes a read buffer commonly used for an asynchronous bridge and for upsizing to buffer a read channel data; and first and second asynchronous unpacking controllers which control channel compaction according to the first and second clocks, respectively, regarding the read channel data input/output to/from the read buffer during burst read.例文帳に追加

また、非同期アンパッカーは、前記非同期ブリッジ及びアップサイジングに共通で用いられ、リードチャンネルデータをバッファリングするリードバッファと、バーストリード時に前記リードバッファに入出力される前記リードチャンネルデータに対するチャンネル圧縮を前記第１及び第２クロックによって各々制御する第１及び２非同期アンパッキング制御器を含む。 - 特許庁

To provide a switch technology without requiring a complicated scheduler for all input output ports required for an input buffer type switch, causing increase in internal processing due to an increase in the number of accommodated ports such as an output buffer type switch and a shared buffer type switch, nor a remarkable increase in the H/W scale.例文帳に追加

本発明は、入力バッファ型スイッチに必要な全入出力ポートを対象にした、複雑なスケジューラがなく、出力バッファ型スイッチや共有バッファ型スイッチのような収容ポート数増加に伴う内部処理速度の高速化を伴わず、また、H/W規模が大幅に増加しないスイッチ技術を提供することにある。 - 特許庁

Namely, a 2nd PMOS 32 and a 1st NMOS 33, having the gates connected to a data input/output buffer control circuit 24, are connected to a conventional data input buffer 22 composed of a 1st PMOS 31 and a 2nd NMOS 34, which are in series with the 2nd NMOS 34.例文帳に追加

すなわち、第１ＰＭＯＳ３１と第２ＮＭＯＳ３４とからなる従来のデータ入力バッファ２２に、データ入出力バッファ制御部２４へゲートが接続された第２ＰＭＯＳ３２と第１ＮＭＯＳ３３とを第２ＮＭＯＳ３４直列に接続したものである。 - 特許庁

When the mode signal indicates a test mode, an address decoder 4 is switched to enable access to an input buffer 14 from a CPU 2, and serial data input from the outside is stored in the input buffer 14 via a serial input/output circuit 6.例文帳に追加

そして、モード信号がテストモードを示す場合、アドレスデコーダ４は、ＣＰＵ２による入力バッファ１４へのアクセスが可能となるように切り替え、外部より入力されたシリアルデータがシリアル入出力回路６を介して入力バッファ１４に格納される。 - 特許庁

The frequency divider 17 outputs a carry signal CY to its own reset terminal R via a tri-state buffer 13 and outputs the carry signal CY to a reset terminal R of the frequency divider 27 via tri-state buffers 13, 14, input output ports 31, 41 and a tri-state buffer 25 in this order respectively.例文帳に追加

分周器１７はキャリー信号ＣＹを、トライステートバッファ１３を介して自身のリセット端Ｒへ、またトライステートバッファ１３，１４、入出力ポート３１，４１、トライステートバッファ２５をこの順に介して分周器２７のリセット端Ｒへ、それぞれ出力する。 - 特許庁

To provide a data transfer controller which enables data to be efficiently transferred between a data storage means and a buffer memory when transferring data between an input/output device and the data storage means through the buffer memory, and a data transfer control method.例文帳に追加

バッファメモリを介して入出力デバイスとデータ記憶手段との間でデータ転送を行う場合に、データ記憶手段とバッファメモリとの間で効率良くデータを転送することができるデータ転送制御装置及びデータ転送制御方法を提供すること。 - 特許庁

A gate terminal G3 is controlled by the signal of the same phase as an input/output mode switching signal CNT outputted from a buffer circuit 5 and in an input mode, the power supply voltage VDD is applied.例文帳に追加

ゲート端子Ｇ３は、バッファ回路５から出力される入出力モード切替信号ＣＮＴと同相の信号により制御され、入力モードの際、電源電圧ＶＤＤが印加される。 - 特許庁

Since image data are exchanged between image input/output parts 12 and 18 and the system memory 20 on the PCI bus 78, it is not necessary to intermediately spool the image data wile using a DRAM buffer.例文帳に追加

画像データはＰＣＩバス７８上で画像入出力部１２、１８とシステムメモリ２０間でやり取りされるので、ＤＲＡＭページバッファを用いて画像データを中間的にスプールする必要が無い。 - 特許庁

An output value of the test circuit 4 is changed by a plurality of combinations by switching setting to each of the plurality of modes, and thereby the input/output characteristics during an AC test time of the buffer circuit 6 can be measured efficiently.例文帳に追加

複数の各モードへの切り替え設定により、テスト回路４の出力値を複数の組み合わせで変更し、バッファ回路６のＡＣテスト時の入出力特性を効率よく測定可能とした。 - 特許庁

In this semiconductor integrated circuit device, a first image data interface section 110 is disposed in an electrode region 210 and in an input/output buffer region 220 provided along a first side 230 of a semiconductor chip 200.例文帳に追加

第１の画像データインターフェース部１１０は半導体チップ２００の第１の辺２３０に沿って設けられている電極領域２１０及び入出力バッファ領域２２０に配置される。 - 特許庁

There are provided set items concerning an idle pin treatment in a memory table in a set storage section STMa for storing setting for input/output control for a signal in the input/output buffer BFa, whereby power supply electric potential Vdd and earth electric potential Vdd are applied to the fourth pin PN4 and the fifth pin PN5, both being idle pins.例文帳に追加

そして、入出力バッファＢＦａでの信号の入出力制御の設定を記憶する設定記憶部ＳＴＭａ内のメモリテーブルに空きピン処理に関する設定項目を設けて、空きピンたる第４ピンＰＮ４および第５ピンＰＮ５に電源電位Ｖｄｄや接地電位ＧＮＤを与えられるよう構成する。 - 特許庁

This data transfer device has the buffer 108 between an image processor 2 and an image input/output device 3, and a common memory 4 common-accessed by them, performs control so that the buffer 108 is used for only specific access, and simultaneously controls data transfer to the common memory 108.例文帳に追加

画像処理装置２および画像入出力装置３とそれらに共有アクセスされる共有のメモリ４間にバッファ１０８を具備し、特定のアクセスにのみバッファ１０８を使用するよう制御すると同時に共有のメモリ１０８へのデータ転送を制御する。 - 特許庁

A buffer management section 14 manages the sizes of the areas in the storage section 15 so that the areas have a ring-like list structure every block, and changes the list structure based on a buffer reconstruction determination condition, thereby dynamically changing the sizes of the areas during input/output of the stream data.例文帳に追加

バッファ管理部１４は、記憶部１５における領域のサイズに関し、ブロック単位にリング状のリスト構造となるように領域を管理し、バッファ再構築判定条件を元にリスト構造を変更することでストリームデータの入出力中に領域のサイズの変更を動的に行う。 - 特許庁

The image recorder performs image recording by temporarily storing externally inputted image data in an image data buffer 12 and then outputting it, and displays color information of the image data, information of input/output state and operability information of the image data buffer at a display section 14a.例文帳に追加

この画像記録装置は、外部から入力した画像データを画像データバッファ１２で一旦記憶してから出力し画像記録を行い、画像データの色情報、入出力状態の情報及び画像データバッファの動作可否情報を表示部１４ａに表示する。 - 特許庁

A driving circuit of MOSFETs of a MOS rectification device driven electric motor is constituted of a rectifier input/output voltage taking-in part, an on-off decision circuit part, an on-off determination logical circuit part, an output buffer part, a diagnostic part, and so on.例文帳に追加

ＭＯＳ整流型電動機のＭＯＳＦＥＴの駆動回路を整流器入出力電圧取り込み部，オンオフ判定回路部，オンオフ決定論理回路部，出力バッファ部，診断部、その他で構成する。 - 特許庁

A current flowing a J-FET2 is increased/decreased as it is driven according to an input signal, and a parasitic capacitor 4 is charged/ discharged by an input/output signal of a buffer circuit 6 which responds it.例文帳に追加

Ｊ−ＦＥＴ２が入力信号に応じて駆動されると、Ｊ−ＦＥＴ２に流れる電流が増減され、それに応じたバッファ回路６の入出力信号によって寄生容量４が充放電される。 - 特許庁

A proper input buffer 19a or 19b is selected by an input changeover register 23 and a decoder 25, in matching with an output condition of the external circuit connected to the input/output terminal 18 in an input mode.例文帳に追加

入力モード時、入出力端子１８に接続される外部回路の出力条件に合わせて、入力切替レジスタ２５及びデコーダ２５によって適切な入力バッファ１９ａまたは１９ｂが選択される。 - 特許庁

An output signal from an output buffer BUF1 of the test output data TOUT0 is monitored by connecting a tester to an input/ output terminal P0, and the signal is inputted into input circuits (BUF2, FF3).例文帳に追加

テスト出力データＴＯＵＴ０の出力バッファＢＵＦ１からの出力信号を入・出力端子Ｐ０にテスタを接続して監視するとともに、その信号を入力回路（ＢＵＦ２，ＦＦ３）に入力する。 - 特許庁

The input output buffer is provided with a power supply generating circuit 16 that converts the voltage signal EB externally received into a proper level corresponding to a high level power supply VDE to generate a reference power supply VDO.例文帳に追加

入出力バッファは、外部から入力される電圧信号ＥＢを高電位電源ＶＤＥに対応する適切な電位に変換して基準電源ＶＤ０を生成する電源作成回路１６を備える。 - 特許庁

An output buffer is monitored by using the up link 2 or stack link and when the up link 2 or stack link is in the congestion, the transmission of the input/output port 11 as the transmission source of a frame is limited.例文帳に追加

アップリンク２またはスタックリンクを使用している出力バッファをモニタし、アップリンク２またはスタックリンクが輻輳状態にある時には当該フレームの送信元である入出力ポート１１に送信制限をかける。 - 特許庁

For a probe wafer 2, a buffer 5 for latching an input/output signal is formed between a pad 3 for contacting to an electrode of a semiconductor integrated circuit(IC) 1 and a tester 4 for electrical inspection of the IC1.例文帳に追加

プローブウェハ２に半導体集積回路（ＩＣ）１の電極と接触をとるためのパッド３とＩＣ１の電気検査を行うテスタ４との間に入出力信号をラッチするためのバッファ５を形成する。 - 特許庁

A plurality of buffer means (e) to which input/output terminals DOia and DIia are connected are connected through switching means D to units of individual Y decoder means K of the respective inner memory column units MM.例文帳に追加

それぞれの中メモリコラム単位ＭＭの個々のＹデコーダ手段Ｋの単位に対して、入出力端子ＤＯｉａ、ＤＩｉａが接続される複数のバッファ手段ｅが開閉手段Ｄを介して接続される。 - 特許庁

A MOSFET drive circuit of a MOS rectification type electric motor is constituted of a rectifier input/output voltage capturing part, an on/off decision circuit part, an on/off decision logic circuit part, an output buffer part, a diagnostic part and others.例文帳に追加

ＭＯＳ整流型電動機のＭＯＳＦＥＴの駆動回路を整流器入出力電圧取り込み部，オンオフ判定回路部，オンオフ決定論理回路部，出力バッファ部，診断部、その他で構成する。 - 特許庁

A management transmitting portion 2C has a buffer memory 66, a signal input/output portion 68 for inputting and outputting the information to the external, a lamp driving portion 67 driving the group of lamps, and a main control portion 65 for controlling each portion.例文帳に追加

管理送信部２Ｃは、バッファメモリ６６と、情報を外部に入出力するための信号入出力部６８と、ランプ群を駆動させるランプ駆動部６７と、各部を制御する主制御部６５を有する。 - 特許庁

As a result, takeover data in the case of system changeover are reduced, a system changeover time is shortened, possibility to discard a cell because of time-over is reduced, and required capacity of an input/output buffer is decreased.例文帳に追加

その結果、系切り替え時の引継データが少なくなり、系切り替え時間が短縮され、タイムオーバによりセル廃棄が発生する可能性が低くなるとともに入出力バッファの必要量が少なくなる。 - 特許庁

An operating circuit for the MOSFETs of a MOS rectifier type alternator is comprised of a rectifier input/output voltage taking-in portion, an on/off determining circuit portion, an on/off decision logic circuit portion, an output buffer portion, a diagnosing portion, and others.例文帳に追加

ＭＯＳ整流型オルタネータのＭＯＳＦＥＴの駆動回路を整流器入出力電圧取り込み部，オンオフ判定回路部，オンオフ決定論理回路部，出力バッファ部，診断部、その他で構成する。 - 特許庁

Two or more buffer means e connected to input-output terminals DO_ia and DI_ia are connected to the units of individual Y decoder means K of each middle memory column unit MM via an open/close means D.例文帳に追加

それぞれの中メモリコラム単位ＭＭの個々のＹデコーダ手段Ｋの単位に対して、入出力端子ＤＯｉａ、ＤＩｉａが接続される複数のバッファ手段ｅが開閉手段Ｄを介して接続される。 - 特許庁

A MOSFET drive circuit of a MOS rectification type electric motor is constituted by a rectifier input/output voltage incorporation part, an on/off decision circuit part, an on/off determining logical circuit part, an output buffer part, a diagnostic part, and so on.例文帳に追加

ＭＯＳ整流型電動機のＭＯＳＦＥＴの駆動回路を整流器入出力電圧取り込み部，オンオフ判定回路部，オンオフ決定論理回路部，出力バッファ部，診断部、その他で構成する。 - 特許庁

To provide a semiconductor chip that needs no input/output buffer circuit that operates at a different voltage even when the semiconductor chips different in operation voltage are connected, thereby preventing an increase in chip area.例文帳に追加

動作電圧が互いに異なる半導体チップを接続して用いる場合、双方に、自身の動作電圧と異なる電圧で動作する入出力バッファ回路を設ける必要があり、チップ面積が大きくなってしまう。 - 特許庁

To realize a variable length packet switch that conducts switching in matching with a characteristic of traffic while suppressing a cost of a data transfer path and the switch while utilizing features of a cross point buffer system where input output ports are asynchronously in operation.例文帳に追加

各入出力ポートが非同期で動作するクロスポイントバッファ方式の特長をいかしながら、データ転送バス、スイッチのコストを抑え、トラフィックの特性に合わせたスイッチングを行う可変長パケットスイッチを実現する。 - 特許庁

By having a dummy cell array 201 arranged in a memory cell array 101, and an intermediate buffer 300 arranged between the dummy cell array and the input-output circuits 400, control signal of the input-output circuit 400 can be operated at a high speed and at a high frequency in the memory of a large bit width, while the effect of increasing area to the absolute minimum is suppressed.例文帳に追加

ダミーセルアレイ２０１をメモリセルアレイ１０１内に配置し、中間バッファ３００を入出力回路４００の間に配置することにより、ビット幅の大きなメモリにおいても面積増大効果を最小限に抑えつつ、入出力回路４００の制御信号を高速かつ高周波で動作させることを可能にする。 - 特許庁

The controller 400 includes a controller-side input/output circuit IOX connected to the first signal line SG1 of the bus BSG, a controller-side driving ability setting register RA for setting the driving ability of controller-side output buffer OBX of the controller-side input/output circuit IOX, and a control part 410.例文帳に追加

制御装置４００は、バスＢＳＧの第１の信号線ＳＧ１に接続される制御装置側入出力回路ＩＯＸと、制御装置側入出力回路ＩＯＸの制御装置側出力バッファーＯＢＸの駆動能力を設定するための制御装置側駆動能力設定レジスターＲＡと、制御部４１０とを含む。 - 特許庁

During a test, a signal is sent from a test input terminal to drive the test control circuit, a signal is output from the output side of an input/output tri-state circuit provided for use in test, and the drive result is observed at an input buffer of the input/output tri-state circuit, thereby checking whether the pull-up and pull-down resistance of a load is present.例文帳に追加

テスト時にはテスト用入力端子から信号を送りテスト制御回路を駆動し、テスト用に設けた入出力トライステート回路の出力側から信号を出力し、その駆動結果を入出力トライステート回路の入力バッファで観測することにより、負荷のプルアップ、プルダウン抵抗があるかどうかをチェックする。 - 特許庁

The data output buffer 41 is controlled by an output permission signal ZOE' generated from a discrimination signal JDO and the like, when the data of four bits are coincident mutually, the data DO from the selector 34 is given to a data input/output terminal T0, when they are not coincident, the data input/output terminal TO is made to be a high impedance state.例文帳に追加

データ出力バッファ４１は、判定信号ＪＤＯなどから生成される出力許可信号ＺＯＥ′によって制御され、上記４ビットのデータが互いに一致している場合はセレクタ３４からのデータＤＯをデータ入出力端子Ｔ０に与え、一致していない場合はデータ入出力端子Ｔ０をハイインピーダンス状態にする。 - 特許庁

This character string output system includes an input-output processor 13 performing the reading of picture data from a frame buffer 11 to a buffer memory 14 and performing the writing back of the data from the memory 14 to the memory 11 and a control processor 15 performing the overwriting of a character pattern and performs processings to one character in the order of a reading, an overwriting and a writing back.例文帳に追加

本文字列出力システムは、画像データの、フレームバッファ１１からバッファメモリ１４への読み込み、バッファメモリ１４からフレームバッファ１１への書き戻しを行なう入出力プロセッサ１３と、文字パターンの上書きを行なう制御プロセッサ１５とを含み、１つの文字に、読み込み、上書き、書き戻しの順に処理を施す。 - 特許庁

Each of input/output buffer cells 2 and 3 which are arranged around the chip of the semiconductor integrated circuit is provided with power supply pads 6 and 7 that receive at least either of first power supply voltage Vcc and second power supply voltage Vss to be supplied to an output buffer circuit 4, from the outside of the chip.例文帳に追加

半導体集積回路のチップ周辺部に複数配置する入出力バッファセル２，３の夫々が、出力バッファ回路４に供給すべき第１電源電圧Ｖｃｃと第２電源電圧Ｖｓｓの少なくとも何れか一方の電源電圧をチップ外部から受け取るための電源パッド６，７を備える。 - 特許庁

Also, a switching control signal (maximum drive capability Enable) for pulling out drive capability to the maximum is outputted to an input/output buffer 33 from the CUI 41 as realization of the burst mode.例文帳に追加

また、バーストモードの成立にともなって、上記ＣＵＩ４１から入出力バッファ３３に、駆動能力を最大限に引き出すための切り換え制御信号（最大駆動能力Ｅｎａｂｌｅ）が出力されるように構成されている。 - 特許庁

An address corresponding to a first memory region and an address corresponding to a second memory region are inputted to an address buffer 2 and data read from first and second memory area are outputted alternately to a data input/output section 30.例文帳に追加

アドレスバッファ２には第１のメモリ領域に対応するアドレスと第２のメモリ領域に対応するアドレスが入力されデータ入出力部３０には第１、第２のメモリエリアから読出されたデータが交互に出力される。 - 特許庁

The I2C control block 12 is constituted of low withstand-voltage elements having a withstand voltage of, for example, about 5 V, and the input/output buffer 13 is constituted of high withstand-voltage elements having the withstand voltage of, for example, about 35 V.例文帳に追加

Ｉ２Ｃ制御ブロック１２は、たとえば、耐圧５Ｖ程度の耐圧を有する低耐圧素子から構成されており、入出力バッファ１３は、たとえば、耐圧３５Ｖ程度の耐圧を有する高耐圧素子から構成されている。 - 特許庁