「interconnect」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

Barrier metals 3a to 3c are formed on an insulating film 1, covering the exposed surfaces of interconnect lines 2a to 2c.例文帳に追加

絶縁膜１上には、配線２ａ〜２ｃの露出面を覆ってバリアメタル３ａ〜３ｃが形成されている。 - 特許庁

The network system is provided with a node device C to interconnect the ring networks L1, L2 and L5.例文帳に追加

リングネットワークＬ１およびＬ２，およびＬ５を接続するために１つのノード装置Ｃが設けられる。 - 特許庁

To provide a means for improving various characteristics of frequency response of an interconnect system.例文帳に追加

相互接続システムの周波数応答の種々の特性を大幅に改善する手段を提供すること。 - 特許庁

Furthermore, a method for requesting the data between two directly coupled nodes by a router system, a data request method among three or more nodes in an interconnect system, a dissolving method of a cross case in the interconnect system, and the interconnect system for coupling the nodes directly or through a protocol engine are also disclosed.例文帳に追加

さらに、ルータシステムにて２つの直接結合されたノード間でデータを要求する方法と、相互接続システム内の３またはそれ以上のノード間でのデータ要求方法と、相互接続システム内のクロスケースの解消方法と、ノードを直接またはプロトコルエンジンを通して結合するための相互接続システムも開示する。 - 特許庁

The semiconductor device 100 is equipped with the gate interconnect line gh of the voltage drive transistor, the one end of the gate interconnect line gh is arranged on the LOCOS oxide film 3, and a second oxide film 6a is formed under the gate interconnect line gh that traverses the edge of the LOCOS oxide film 3 so as to cover the edge.例文帳に追加

電圧駆動型トランジスタのゲート配線ｇｈの一端が、ＬＯＣＯＳ酸化膜３上に配置されてなる半導体装置１００において、ＬＯＣＯＳ酸化膜３のエッジを横切るゲート配線ｇｈ下に、エッジを覆う第２の酸化膜６ａが形成されてなる半導体装置とする。 - 特許庁

METHOD OF FORMING FILM, METHOD OF FORMING INTERCONNECT LINE, METHOD OF MANUFACTURING ELECTRO-OPTICAL DEVICE, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS例文帳に追加

膜形成方法、配線形成方法、電気光学装置の製造方法、電気光学装置、電子機器 - 特許庁

To provide a host/peripheral local interconnect that is compatible with a self-configurable peripheral device.例文帳に追加

自己構成可能な周辺装置に適合できるホスト／周辺装置ローカル相互接続を提供する。 - 特許庁

The inductors 114 are formed at a surface, not facing the interconnect substrate 20 of the semiconductor chip 110.例文帳に追加

インダクタ１１４は、半導体チップ１１０のうち配線基板２０と対向しない面に形成されている。 - 特許庁

To provide a method of selectively programming an interconnect portion of an FPGA cell and an array structure.例文帳に追加

ＦＰＧＡセル及びアレー構造体の相互接続部を選択的にプログラムする方法を提供する。 - 特許庁

A mask layer having four mask films is used in the manufacturing of an interconnect structure of a semiconductor device.例文帳に追加

４つのマスク・フィルムを有するマスク層が、半導体装置の相互接続構造の製造で使用される。 - 特許庁

To provide polishing slurry useful for removing a ruthenium-barrier layer which is a copper interconnect seed layer.例文帳に追加

銅配線のシード層であるテルニウムのバリア層を除去するのに有用である研磨スラリーを提供する。 - 特許庁

The chip laminated above the interconnect chip 13 is a semiconductor chip 3 having a circuit formation surface.例文帳に追加

配線用チップ１３より上に積層されるチップは、回路形成面を持つ半導体チップ３である。 - 特許庁

A computer system includes a home node and at least one remote nodes coupled by a node interconnect.例文帳に追加

コンピュータ・システムが、ノード相互接続により結合されるホーム・ノードと１つ以上のリモート・ノードとを含む。 - 特許庁

Each agent/node holds routing information relating to a target agent/node in the interconnect architecture.例文帳に追加

各エージェント／ノードは、インターコネクトアーキテクチャにおいてターゲットエージェント／ノードに関するルーティング情報を保持している。 - 特許庁

A Cu layer 20 is arranged as a material for forming a Cu interconnect on a substrate 10.例文帳に追加

基板１０上には、Ｃｕ配線を形成するための材料としてＣｕ層２０が配置されている。 - 特許庁

The fuel cell assembly (10) furthermore comprises an anode interconnect (26) and a cathode interconnect (20), and the the anode interconnect (20) can be firmly fixed to the anode layer (14) using a cement (32) and a sealing agent (34) used for sealing the passage on the anode layer (14) of each fuel cell (12).例文帳に追加

燃料電池アセンブリ（１０）はさらに、アノードインターコネクト（２０）およびカソードインターコネクト（２６）を備え、アノードインターコネクト（２０）は、接合剤（３２）ならびに各燃料電池（１２）のアノード層（１４）上の流路を封止するのに使用される封止剤（３４）を用いて、アノード層（１４）に堅固に取り付けることができる。 - 特許庁

To provide a signal transmission circuit which is capable of changing a signal supply destination flexibly and restraining interconnect lines from increasing in number.例文帳に追加

信号の供給先の柔軟な変更を可能とし、その一方で、配線数を抑制すること。 - 特許庁

The write driver circuit 302 drives a current signal to the write element 310 through a first conductive interconnect 304.例文帳に追加

書き込みドライバ302は、第１の導電インターコネクト304を通じて、書き込み素子310に電流信号を駆動する。 - 特許庁

To provide a metal-insulating film-metal capacitor of the lower part of a primary interconnect line, and a method of manufacturing the same.例文帳に追加

第１の配線下部の金属−絶縁膜−金属キャパシタ及びそれの製造方法を提供する。 - 特許庁

The FPGA includes logic heads that have signals routed therebetween by the interconnect structure.例文帳に追加

ＦＰＧＡは、相互接続構造によりその間で経路選択される信号を有する論理ヘッドを含む。 - 特許庁

A local interconnect groove of a source and a contact plug 37a of a drain are both formed by self alignment.例文帳に追加

ソースのローカルインターコネクト溝と、ドレインのコンタクトプラグ３７ａは、いずれもセルフアラインにより形成される。 - 特許庁

To provide a system and a method that adapt computer peripherals with a computer system and interconnect them.例文帳に追加

コンピュータ周辺機器とコンピュータ・システムとを適応させ相互接続するシステム及び方法を提供する。 - 特許庁

The NUMA computer system includes at least a remote node and a home node coupled to an interconnect.例文帳に追加

ＮＵＭＡコンピュータ・システムが、相互接続に結合される少なくともリモート・ノードとホーム・ノードとを含む。 - 特許庁

INFORMATION PROCESSING SYSTEM, INFORMATION PROCESSOR, AND ERROR PREVENTION PROCESSING METHOD OF INTERCONNECT NETWORK AND INFORMATION PROCESSING SYSTEM例文帳に追加

情報処理システム、情報処理装置、インタコネクトネットワークおよび情報処理システムのエラー予防処理方法 - 特許庁

To provide a method of manufacturing a semiconductor device capable of performing interconnect isolation of a detailed pattern.例文帳に追加

微細なパターンの配線分離を行うことができる半導体装置の製造方法を提供すること。 - 特許庁

METHOD FOR DEPOSITING ULTRA THIN LOW RESISTIVITY TUNGSTEN FILM FOR SMALL CRITICAL DIMENSION CONTACT AND INTERCONNECT例文帳に追加

小臨界次元の接点装置及び相互接続子用の超薄低抵抗タングステンフィルムの堆積方法 - 特許庁

This source interconnect layer is connected to a source electrode formed in the transistor region immediately above the trench.例文帳に追加

このソース配線層は、トレンチの直上で、トランジスタ領域に形成されたソース電極と接続される。 - 特許庁

INTERCONNECT COMMUNICATION PACKAGING ERROR-CORRECTING FUNCTION WITHOUT AFFECTING LATENCY IN CASE OF NO ERROR例文帳に追加

誤りがない場合のレイテンシに影響を与えることなく誤り訂正機能を実装したインターコネクト通信 - 特許庁

The cluster connection manager clients (605, 510, 615) may also be interconnected with a plurality of cluster interconnect drivers (630, 635), thereby enabling failover operation in the event that the cluster interconnect drivers suffer an error condition.例文帳に追加

クラスタ接続マネージャクライアント(605、610、615)はまた、複数のクラスタ相互接続ドラバ(630、635)と相互接続することが可能であり、これによりクラスタ相互接続ドラバ(630、635)がエラー状態に陥った場合にフェイルオーバー動作が可能となる。 - 特許庁

The semiconductor device 1 has a substrate 2 made of silicon, a wiring layer 3 provided on the substrate, a plurality of signal interconnect lines 4 led around on the wiring layer and high-speed interconnect lines 5a, 5b, 5c.例文帳に追加

本発明の半導体装置１は、シリコンからなる基板２と、基板上に設けられた配線層３と、配線層に引き回された複数の信号配線４と、高速信号用配線５ａ、５ｂ、５ｃとを備えている。 - 特許庁

The device (22) also includes an interconnect element (30), wherein the interconnect element (30) is configured to electrically couple each of the first and the second electrode (26 and 32) of each of the plurality of organic electronic devices.例文帳に追加

加えて、デバイス（２２）は、相互接続要素（３０）を含み、該相互接続要素（３０）は、複数の有機電子デバイスの各々のそれぞれ第１及び第２電極（２６、３２）を電気的に結合するように構成される。 - 特許庁

The semiconductor integrated circuit device comprises a plurality of CMOS type base cells 940A and 940B arranged on a semiconductor substrate, and m interconnect layers wherein gate array system logical cells 100A and 100B are constituted of the base cells and the interconnect layers.例文帳に追加

半導体基板上に複数個配列されたＣＭＯＳ型ベースセル９４０Ａ、９４０Ｂと、ｍ層の配線層とを備え、ベースセルと配線層によりゲートアレイ方式の論理セル１００Ａ、１００Ｂを構成する。 - 特許庁

On the upper surface of a first interlayer insulation layer 5, a first local interconnect line 6 connecting the drain region 4B and a part of gate electrodes 3B and 3D of an MOS transistor T with an uppermost layer interconnect line 12 is formed.例文帳に追加

第一の層間絶縁層５の上面に、ＭＯＳトランジスタＴのドレイン領域４Ｂ及び一部のゲート電極３Ｂ、３Ｄと最上層配線１２とを接続する第一の局所配線６を形成する。 - 特許庁

A DMA command signal is added to the interconnect signals being passed around the signal interconnect 24 and enables DMA command/configuration data to be distributed using the existing signal distribution infrastructure and addressed to the peripheral devices 14, 18.例文帳に追加

ＤＭＡ命令信号は、信号相互接続２４を通る相互接続信号に付加され、既存信号分配基盤で配送されるＤＭＡ命令／コンフィギュレーションデータを有効にし、周辺装置１４，１８に宛てられる。 - 特許庁

Each of node controllers 56 is functioned as a local agent for the other node 52 by transmitting a selecting instruction received on the local interconnect 58 through the node interconnect switch 55 to the other node 52.例文帳に追加

各ノード制御装置５６はローカル相互接続５８上で受信される選択命令をノード相互接続スイッチ５５を介して、他のノード５２に伝送することにより他のノード５２のためのローカル・エージェントとして機能する。 - 特許庁

Interconnect line terminals 11c arranged on the flexible printed circuit board 103 in a COF mounting mode and interconnect line terminals 12 arranged on the printed circuit board 104 in an SMT mounting mode are connected together by thermocompression bonding.例文帳に追加

ＣＯＦ実装方式によるフレキシブルプリント基板１０３に配置された配線端子１１ｃと、ＳＭＴ実装方式によるプリント回路基板１０４に配置された配線端子１２とが、熱圧着によって接続される。 - 特許庁

Interconnect line terminals 11b arranged on the flexible printed circuit board 103 in a COF mounting mode and interconnect line terminals 12 arranged on the printed circuit board 104 in an SMT mounting mode are connected together by thermocompression bonding.例文帳に追加

ＣＯＦ実装方式によるフレキシブルプリント基板１０３に配置された配線端子１１ｂと、ＳＭＴ実装方式によるプリント回路基板１０４に配置された配線端子１２とが、熱圧着によって接続される。 - 特許庁

A signal interconnect 72 is connected to the first terminal pad 102 of an inside line, and the signal interconnect 72 is pulled outside of a chip-mounting area 40, while weaving between the first-class terminal pads 101 of an outside line.例文帳に追加

内側列の第一端子パッド１０２にはシグナル配線７２が接続されており、該シグナル配線７２は、外側列の第一種端子パッド１０１の間を縫ってチップ搭載エリア４０の外に引き出されている。 - 特許庁

To provide a calculation method of interconnect capacitance by which the interconnect capacitance of a wiring pattern including oblique wiring, whose layout has been prepared, is correctly obtained at high speed, and to provide a design support device of the wiring pattern.例文帳に追加

レイアウトの作成がされた斜め配線を含む配線パターンの配線間容量を正確、且つ、高速に求める配線間容量の算出方法および配線パターンの設計支援装置を提供する。 - 特許庁

A silicide layer 108 is formed on each upper face of the gate electrode 104a and the gate interconnect line 104b, and it is also formed in a portion, in which the insulating side wall 105 is removed, of a side face of the gate interconnect line 104b.例文帳に追加

ゲート電極１０４ａ及びゲート配線１０４ｂのそれぞれの上面、並びにゲート配線１０４ｂの側面における絶縁性サイドウォール１０５が除去された部分にシリサイド層１０８を形成する。 - 特許庁

The misalignment detection pattern 1 is used to detect the relative misalignment of an interconnect and a via plug, and includes an interconnect 10, a via plug 20 (first via plug), a via plug 30 (second via plug), and a conductor 40.例文帳に追加

位置ずれ検出パターン１は、配線とビアプラグとの相対的な位置ずれの検出に用いられるパターンであって、配線１０、ビアプラグ２０（第１のビアプラグ）、ビアプラグ３０（第２のビアプラグ）、および導体４０を備えている。 - 特許庁

The composite MIM capacitor further comprises an upper electrode 120 of the lower MIM capacitor situated within a lower interlayer dielectric, where the lower interlayer dielectric separates the lower interconnect metal layer from an upper interconnect metal layer.例文帳に追加

複合ＭＩＭキャパシタはさらに、下部層間誘電体内に位置する下部ＭＩＭキャパシタの上部電極１２０を含み、下部層間誘電体は下部相互接続金属層を上部相互接続金属層から隔てている。 - 特許庁

The packet is used for establishing compatibility with a legacy operating system communicating with a PCI (Peripheral Component Interconnect) interface-based peripheral device and a similar platform device integrated in the same package as a processor.例文帳に追加

パケットは、プロセッサと同じパッケージに集積されている、ＰＣＩ（Peripheral Component Interconnect）インタフェースベースの周辺装置及び類似のプラットフォーム装置と通信しようとするレガシーオペレーティングシステムについてコンパチビリティを確立するために使用される。 - 特許庁

An electrically conducting interconnect element is deposited onto at least selected vertical pillar transistors and a non-volatile variable resistive memory cell is deposited onto the electrically conducting interconnect element to form a vertical transistor memory array.例文帳に追加

導電相互接続素子が、少なくとも選択された縦型ピラートランジスタ上に堆積されるとともに、不揮発性可変抵抗メモリセルが、導電相互接続素子上に堆積されて、縦型トランジスタメモリアレイを形成する。 - 特許庁

METHOD, SYSTEM, AND PROGRAM FOR CACHING DATA OF PERIPHERAL COMPONENT INTERCONNECT DEVICE EXPANSION READ-ONLY MEMORY例文帳に追加

周辺構成要素相互接続装置拡張読取り専用メモリ・データをキャッシュする方法、システムおよびプログラム - 特許庁