「memory buffer address」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The data are copied by using a plurality of memory sections, and each memory section is furnished with an address multiplexer, a data multiplexer and a page buffer.例文帳に追加

複数のメモリセクションを使ってデータコピーを行い、各々のメモリセクションがアドレスマルチプレクサーと、データマルチプレクサーと、ページバッファとを備える。 - 特許庁

The memory 1 is provided with a memory array 10, an address conversion table 20 and a CAS buffer 30 and the memory array 10 is divided into plural pages 11 each of which consists of several tens kilobytes to several hundreds kilobytes.例文帳に追加

メモリ１に、メモリアレイ１０、アドレス変換テーブル２０、ＣＡＳバッファ３０を設け、メモリアレイ１０を数十キロバイトから数百キロバイトのページ１１に分割する。 - 特許庁

The memory address buffer element includes one or more ways that are operable to store one or more of the data segments that may be retrieved from the cache memory.例文帳に追加

メモリアドレスバッファ要素は１以上のウエイを含み、ウエイはキャッシュメモリから抽出された１以上のデータセグメントを格納するように動作する。 - 特許庁

The frame memory 5 reads data of a predicted macro block stored in the received address and allows a prediction buffer 7b of a cache memory 7 to store the data.例文帳に追加

フレームメモリ５は、入力されたアドレスに記憶されている予測マクロブロックのデータを読み出し、キャッシュメモリ７の予測バッファ７ｂに記憶させる。 - 特許庁

In managing a virtual address and a physical address, a conversion index buffer (107) converts addresses of the memory (102) and the storage (103).例文帳に追加

仮想アドレスと物理アドレスの管理において、メモリ（１０２）だけではなく、ストレージ（１０３）のアドレスも変換索引バッファ（１０７）により変換可能にする。 - 特許庁

A reading address generating section 111 converts the coordinates generated in the reading coordinate generating section 117 into a buffer address of the memory, and corrects the shift amount.例文帳に追加

読み出しアドレス生成部１１１は読み出し座標生成部１１７で生成された座標をメモリのバッファアドレスに変換し、ずらし量補正する。 - 特許庁

A main memory block 5f of the nonvolatile memory 5e is partitioned to a plurality of sub-memory blocks 5m, and a buffer memory 4d provided in a RAM has a 1:1 address correspondence with the sub-memory blocks 5m.例文帳に追加

不揮発性メモリ５eの主メモリブロック５ｆを複数のサブメモリブロック５ｍに区画するとともに、ＲＡＭに設けるバッファメモリ４ｄを、該サブメモリブロック５ｍと一対一のアドレス対応関係を有するものとしておく。 - 特許庁

This address buffer of a flash memory is provided with a buffer section buffering an external address, a code storing section storing a code selecting a memory sector of a flash memory, and a setting section outputting internal addresses IA17 and IA18 selecting a memory sector by a code outputted from the code storing section and by a sector selecting address in the external address.例文帳に追加

本発明に係るフラッシュメモリのアドレスバッファは、外部アドレスをバッファリングするバッファ部と、フラッシュメモリのメモリセクタを選択するコードを記憶するコード記憶部と、コード記憶部から出力されるコードと前記外部アドレス中のセクタ選択アドレスによってメモリセクタを選択する内部アドレスＩＡ１７及びＩＡ１８を出力する設定部とを備えることを特徴とする。 - 特許庁

When the access to the flash memory 3 is a write access, a CPU 7 exchanges the physical address corresponding to the logical address related with the write access in the buffer 5 for the logical/physical conversion table with one physical address in the buffer 6 for the free physical address table.例文帳に追加

ＣＰＵ７は、フラッシュメモリ３へのアクセスがライトアクセスのときについては、論理物理変換テーブル用バッファ５内の当該ライトアクセスに係る論理アドレスに対応する物理アドレスと空き物理アドレステーブル用バッファ６内の一の物理アドレスとを交換する。 - 特許庁

When an initializing switch 31 is operated, an initializing means 32 makes a read-out address of a voice data read-out means 27 for an output buffer memory 26 coincide with a write-in address of a voice data write-in means 25 for an output buffer memory 26, and starts read-out from the latest voice data written in the output buffer memory 26.例文帳に追加

初期化スイッチ３１が操作されると、初期化手段３２は、出力バッファメモリ２６に対する音声データ読出手段２７の読出アドレスを、出力バッファメモリ２６に対する音声データ書込手段２５の書込アドレスに一致させて、出力バッファメモリ２６に書き込まれた最新の音声データから読み出しを開始させる。 - 特許庁

The time division switches 1 and 3 of a sequential write/random read system using a switch buffer 1 are provided with a message memory, an address used for both switch buffer and message memory is stored in a read control memory, the address is read by a read controller 5 and the data of the switch buffer or the message memory are read and outputted to a time division frame.例文帳に追加

スイッチバッファ１を用いたシーケンシャルライト・ランダムリード方式の時分割スイッチ１、３に、メッセージメモリ８を設け、リードコントロールメモリに前記スイッチバッファとメッセージメモリに兼用のアドレスを記憶し、リードコントローラ６により前記アドレスを読み出し前記スイッチバッファ又はメッセージメモリの何れかのデータを読み出して時分割フレームに出力する。 - 特許庁

A plotting circuit 154 writes the image element data read from the read address of the fixed address area 155A to a write address in a frame buffer memory 156 to be stored in response to the reception of a fixed address specification display command.例文帳に追加

描画回路１５４は、固定アドレス指定表示コマンドの受信に応答して固定アドレスエリア１５５Ａの読出アドレスから読み出した画像要素データをフレームバッファメモリ１５６における書込アドレスに書き込んで記憶させる。 - 特許庁

The selected corresponding data and the alarm bit are written into the same address as in a buffer memory 16, and are further read simultaneously.例文帳に追加

選択された対応のデータと警報ビットはバッファメモリ１６の同じアドレスに書き込まれ、さらに同時に読み出される。 - 特許庁

When the buffer status flag 10 is in a reset state, the program return address is returned and supplied from the stack memory to the program counter 3a.例文帳に追加

リセット状態であれば、スタックメモリ９からそのプログラム戻り番地をプログラムカウンタ３ａに戻し供給する。 - 特許庁

The plotting circuit of a VDP writes the image element data read from the fixed address area into a frame buffer memory to be stored.例文帳に追加

ＶＤＰの描画回路は、固定アドレスエリアから読み出した画像要素データをフレームバッファメモリに書き込んで記憶させる。 - 特許庁

A current address is set at the head of a data area of a memory where ring buffer data are arranged and initialization is performed (step 200).例文帳に追加

リングバッファ・データを配置するメモリのデータ領域の先頭に、カレント・アドレスを設定し初期化を行なう（ステップ２００）。 - 特許庁

At an overflow of the buffer memory, the value of a free space head pointer memory 1-2 becomes "the last free space address #Z+1" to enable easy detection of the overflow.例文帳に追加

バッファメモリのオーバーフロー時には、空き領域ヘッドポインタメモリ１−２の値が「空き領域の最後のアドレス＃Ｚ＋１」となり、容易にオーバーフローを検出することができる。 - 特許庁

A transfer control circuit transfers display data stored in a second display data area in a frame buffer memory to a variable address area in a temporary storage memory.例文帳に追加

転送制御回路は、フレームバッファメモリの第２表示用データエリアに記憶された表示用データを一時記憶メモリの可変アドレスエリアに転送する。 - 特許庁

An address arithmetic circuit 134 detects the arrival of the the read-out addresses of the SDRAMs 64 and 66 at the set jump source address, moves the read-out address to the jump source address and causes a buffer memory control circuit to continue the read-out of the sample data from the jump source address.例文帳に追加

アドレス演算回路１３４はＳＤＲＡＭ６４，６６の読み出しアドレスが該設定されたジャンプ元アドレスに到達したことを検出して、読み出しアドレスをジャンプ先アドレスに移動して、該ジャンプ先アドレスからサンプルデータの読み出しを続行させる。 - 特許庁

The semiconductor nonvolatile memory sets the minimum management unit in which host side logical addresses are successively arranged, successively writes input data into a buffer, and generate the address conversion information of the logical address of each minimum management unit and the physical address of a nonvolatile memory.例文帳に追加

ホスト側論理アドレスが順次に並ぶ最小管理単位を設定し、入力されたデータをバッファに順次に書き込み、最小管理単位毎の論理アドレスと不揮発性メモリの物理アドレスとのアドレスの変換情報を生成する。 - 特許庁

The method for programming the memory system comprises that data of a page are loaded on a page buffer of the NAND flash memory, an address for specifying the page is input, and the data being loaded on the page buffer are programmed.例文帳に追加

メモリシステムのプログラム方法は、ＮＡＮＤフラッシュメモリのページバッファにページのデータをロードし、前記ページを指定するアドレスが入力され、前記ページバッファにロードされているデータをプログラムする。 - 特許庁

A memory area of a buffer memory which temporarily stores data written in the HDD is managed by clearly dividing into a buffer memory area for sequential data, such as audio data and that for random access data, such as an address book.例文帳に追加

ＨＤＤにて読み書きされるデータを一時的に記憶するバッファメモリのメモリ領域を、オーディオデータ等のシーケンシャルデータ用のバッファメモリ領域と、住所録等のランダムアクセスデータ用のバッファメモリ領域とに明確に分けて管理する。 - 特許庁

Each of the first and second memory chips includes an access signal generation block which generates a main access signal for driving access to the main memory and a buffer access signal for driving access to the buffer memory in response to the address and the control signal.例文帳に追加

第１及び第２メモリチップのそれぞれは、アドレス及び制御信号に応答して、メインメモリのアクセスを駆動するメインアクセス信号及びバッファメモリのアクセスを駆動するバッファアクセス信号を発生するアクセス信号発生ブロックを含む。 - 特許庁

When the operation request is inputted in a buffer, a line number included in the buffer is inputted in an address selection register 42 fixedly wired to an address decoder 44 allocated to the data memory and to specify an address of a line corresponding to a line number.例文帳に追加

バッファに演算要求を入力すると、データメモリに割り当てられていて、行番号に対応する行のアドレスを指定するアドレス復号器４４に固定配線されたアドレス選択レジスタ４２に、バッファに含まれた行番号が入力される。 - 特許庁

In this case, a physical address corresponding to a logical address among plural physical addresses in a flash memory 3 is registered in a buffer 5 for a logical/physical conversion table, and the other physical addresses are registered in a buffer 6 for dead physical address table.例文帳に追加

論理物理変換テーブル用バッファ５は、フラッシュメモリ３の複数の物理アドレスのうち、論理アドレスに対応する物理アドレスを論理物理変換テーブル用バッファ５に登録しておき、それ以外を、空き物理アドレステーブル用バッファ６に登録しておく。 - 特許庁

The buffer section 21 consists of a buffer memory 11 having storage areas 1-4, a header detection section 12, a header storage section 13, and an address generating section 14.例文帳に追加

バッファ部２１は、記憶領域１〜記憶領域４を有するバッファメモリ１１、ヘッダ検出部１２、ヘッダ記憶部１３およびアドレス生成部１４から構成される。 - 特許庁

To provide a column address buffer device in which the column access time in an element such as a synchronous semiconductor memory can be shortened.例文帳に追加

同期式半導体メモリ等の素子におけるカラムアクセス時間を短縮することのできるカラムアドレスバッファ装置を提供する。 - 特許庁

A semiconductor memory 1 is provided with a NAND gate 2 for a DRAM, a clock generating circuit 3, an address buffer 4 a row decoder 5, a column decoder 6, an input buffer 10, an output buffer 11, and a memory cell array 8 for a SRAM.例文帳に追加

半導体メモリ１は、ＤＲＡＭ用のＮＡＮＤゲート２、クロック発生回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１０および出力バッファ１１と、ＳＲＡＭ用のメモリセルアレイ８および入出力制御回路９とを備える。 - 特許庁

BUFFER MEMORY ADDRESS CONVERTER, SECTOR ADDRESS INFORMATION RELIABILITY JUDGING DEVICE, DEFECTIVE SECTOR JUDGING DEVICE, ECC BLOCK SYNCHRONIZATION DETECTOR, OPTICAL DISK REPRODUCER, MEDIUM AND INFORMATION AGGREGATE例文帳に追加

バッファメモリアドレス変換装置、セクタアドレス情報信頼性判定装置、欠陥セクタ判定装置、ＥＣＣブロック同期検出装置、光ディスク再生装置、媒体及び情報集合体 - 特許庁

A test mode control circuit 32 switches signal lines L0, L1 based on the discrimination signal SGX, and inputs memory address signals A0, A1 to an address buffer/register and a bank selecting circuit 12.例文帳に追加

テストモード制御回路３２は、判定信号SGXに基づいて信号線L0、L1を切り替えてメモリアドレス信号A0、A1をアドレスバッファ／レジスタ＆バンクセレクト回路１２に入力させる。 - 特許庁

The communication terminal is provided with a signal processing section 1 that discriminates the presence of storage of a destination number to the redial buffer memory 3 at dialing to the destination number, shifts the destination number to a top address of the redial buffer memory 3 when the storage exists, and stores the destination number to the head address of the redial buffer memory 3 when no storage exists.例文帳に追加

発呼先番号の発呼時において、その発呼先番号のリダイヤルバッファメモリ３への記憶の有無を判別して、記憶があれば、その発呼先番号を上記リダイヤルバッファメモリ３の先頭位置に移動させる一方、記憶がなければ、その発呼先番号を上記リダイヤルバッファメモリ３の先頭位置に記憶させる信号処理部１を備えている。 - 特許庁

The line buffer memory 24 adds an address to pixel data in the order of receiving as an increment, and the line buffer memory 25 adds the address to the pixel data on the contrary, and transmits the pixel data to the pulse forming part 201 by the reverse order to the case when the polygon mirror 103 is normally rotated.例文帳に追加

ラインバッファメモリ２４は、受信した順に画素データにアドレスをインクリメントして付し、ラインバッファメモリ２５は、逆に画素データに対してアドレスを付し、ポリゴンミラー１０３が正回転している場合とは逆の順番で画素データをパルス生成部２０１に送信する。 - 特許庁

A bit line of a memory cell array 1 is provided with a page buffer 2 for holding data of one page to be written in a non-volatile memory cell selected by a page address signal.例文帳に追加

メモリセルアレイ１のビット線には、ページアドレス信号により選択される不揮発性メモリセルに書き込むべき１ページ分のデータを保持するためのページバッファ２が設けられる。 - 特許庁

In a memory controller, an address part of a read command is sequentially replaced with the index stored in the index buffer, and the read command is continuously transferred to the memory 4.例文帳に追加

メモリコントローラでは、読み出しコマンドのアドレス部がインデックスバッファに格納されたインデックスに順次置き換えられ、読み出しコマンドが連続的にメモリ４に転送される。 - 特許庁

Idle areas used for a signal delay buffer among idle areas dotted in a memory space are used for a memory block, and a start address table 120 is produced, which stores a start address of each memory block in cross- reference with a value indicated by the index section 111.例文帳に追加

メモリ空間に散在する空き領域のうち信号遅延バッファとして使用する空き領域をメモリブロックとし、各メモリブロックの開始アドレスをインデックス部１１１の示す値と関連付けて記憶する開始アドレステーブル１２０を作成する。 - 特許庁

Command execution parts 3 to 10 and 14 to 22 access a plurality of memory cell arrays based on addresses and address buffer controlling signals from the outside.例文帳に追加

命令実行部３〜１０，１４〜２２は、外部からのアドレスとアドレスバッファ制御信号とに基づいて複数のメモリセルアレイにアクセスする。 - 特許庁

A spread code from a spread code generating section 23 is sequentially written in an address indicated by an Mbit counter 21 of a ring buffer memory 24.例文帳に追加

リングバッファメモリ２４のＭｂｉｔカウンタ２１で示されるアドレスに拡散符号発生部２３からの拡散符号が順次書込まれる。 - 特許庁

Data quantity in a dual port memory 1 is detected with an address difference detecting part 60 and a buffer capacity monitoring part 61, and the malfunctions of a write address and a read address are detected by comparing the pieces of data quantity with an address control operation comparing part 7.例文帳に追加

デュアルポートメモリ１内のデータ量をアドレス差分検出部６０とバッファ容量監視部６１で検出し、これらのデータ量をアドレス制御動作比較部７で比較することにより書き込みアドレス、読み出しアドレスの誤動作を検出する。 - 特許庁

The system control section 202 sets a read address for reading next data to an address several frames ahead of the address which is read immediately before when the remaining capacity of the buffer memory exceeded a prescribed threshold (>0).例文帳に追加

システム制御部２０２は、算出したバッファメモリの残量が、所定の閾値（＞０）を超えた場合には、次のデータを読み出すための読み出しアドレスを、直前に読み出したアドレスより数フレーム分先のアドレスに設定する。 - 特許庁

An address management part 12 manages the empty address of a packet buffer memory 14 for every bank, and outputs the empty address of the bank selected from among the bank candidates selected by the BANK avoiding part 15 to the BANK avoiding part 15.例文帳に追加

アドレス管理部１２は、パケットバッファメモリ１４の空きアドレスをバンク毎に管理し、ＢＡＮＫ回避部１５によって選択されたバンク候補の中から選択したバンクの空きアドレスをＢＡＮＫ回避部１５に出力する。 - 特許庁

A DMAC 13 monitors the address from the output circuit 12 in a fixed interval, and when the leading address of a memory region #2 of an input buffer 14 is reached, the DMAC 13 controls a bus arbiter 15 to start to write new data from the top of a memory region #1 of the input buffer 14.例文帳に追加

ＤＭＡＣ１３は出力回路１２からのアドレスを一定間隔で監視しており、これが入力バッファ１４のメモリ領域＃２の先頭のアドレスに達したときは、ＤＭＡＣ１３がバスアービタ１５を制御して入力バッファ１４のメモリ領域＃１の先頭から新規データを書き込み始める。 - 特許庁

The control apparatus can be constituted of an input image buffer 32, an output image buffer 36 and an address management part for requesting reading/writing from/in the buffer 32/36 to the memory out of a control part-address management part 31 and can be integrated into the encoding circuit 18 like the shown figure.例文帳に追加

この制御装置は、入力画像バッファ３２及び出力画像バッファ３６と、制御部・アドレス管理部３１のうちのメモリにバッファ３２／３６に対する読み出し／書き込み要求を行うアドレス管理部とで構成でき、図示のように符号化回路１８に組み込むこともできる。 - 特許庁

When write from a local bus to a host bus is conducted, a first selector 137 selects an address of a FIFO pointer and stores the address and data in the FIFO buffer of the external memory 150.例文帳に追加

ローカルバスからホストバスへの書き込みがあった場合、第１のセレクタ１３７がＦＩＦＯポインタのアドレスを選択して外付けメモリ１５０のＦＩＦＯバッファにアドレスとデータを格納する。 - 特許庁

A control means sets an address for data writing in the address counter means and the data to be written are written to a buffer when the data are written from the processor to the memory.例文帳に追加

制御手段は、処理装置からメモリにデータを書き込むときにアドレスカウンタ手段にデータ書き込みのためのアドレスを設定するとともに、書き込もうとするデータをバッファに書き込む。 - 特許庁

When a mishit is detected in the prefetch buffer 210, a request generation part 240 generates a request to a memory according to a memory access request from the processor, and an address conversion part 250 converts the start address of burst transfer of the wrap-around memory access request from the processor.例文帳に追加

プリフェッチバッファ２１０においてミスヒットが検出されると、リクエスト生成部２４０はプロセッサからのメモリアクセスリクエストに従ってメモリへのリクエストを生成し、アドレス変換部２５０はプロセッサからのラップアラウンドメモリアクセスリクエストのバースト転送の開始アドレスを変換する。 - 特許庁