「memory connected」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

The magnetic memory includes a switching element 6 controlled in its conductivity by a gate electrode 5 and three magnetoresistive elements 44, 48, 52 connected thereto in series.例文帳に追加

ゲート電極５によって伝導を制御されたスイッチング素子６と、それに直列接続された３つの磁気抵抗効果素子４４，４８，５２を有する。 - 特許庁

The non-volatile memory 101 is attached to each developing unit 14 and is connected to the communicating part of an image forming part 20 by radio communication.例文帳に追加

現像器１４には不揮発メモリ１０１が取り付けられており、画像形成部２０に設けられた通信部と無線通信により接続されている。 - 特許庁

The selection transistor SGS is connected between the other end of the memory cell group and a source line SL, and has a gate length shorter than that of the selection transistor SGD.例文帳に追加

選択トランジスタＳＧＳはメモリセル群の他端とソース線ＳＬ間に接続され、選択トランジスタＳＧＤのゲート長より短いゲート長を有する。 - 特許庁

The second sub bit line 30 is connected in common to the multiple memory cells 1 to be separately erased, by the second selection transistor 31.例文帳に追加

一方、第２の副ビット線３０は、第２の選択トランジスタ３１により、別々に消去される複数のメモリセル１に共通に接続されている。 - 特許庁

A microcomputer includes an inner bus 68, a central arithmetic section 61 connected to the inner bus and a nonvolatile memory 63.例文帳に追加

マイクロコンピュータは、内部バス６８と、前記内部バスに結合されている中央演算部６１と、前記内部バスに結合された不揮発性メモリ６３とを含む。 - 特許庁

A memory circuit 8 is connected to a first subpixel 6a and a second subpixel 6b of a pixel electrode 6 of a pixel 5 which are weighted in 1:2 area proportion.例文帳に追加

画素５の画素電極６が１対２の面積比率で重み付けされた第１サブ画素6aおよび第２サブ画素6bのそれぞれにメモリ回路８を接続する。 - 特許庁

A plurality of memory cells comprising the silicon thin-film 12, floating gate electrode 15, and control gate electrode are connected in series to form a NAND cell.例文帳に追加

シリコン薄膜１２、浮遊ゲート電極１５、制御ゲート電極１７を有するメモリセルが、複数個直列に接続されてＮＡＮＤセルを形成する。 - 特許庁

The cassette stand 1 is provided with a charger 30, a memory 40, a display screen 4 and a control panel 6, and the stand 1 is connected to an imaging diagnostic net work.例文帳に追加

カセッテスタンド１は充電器３０、メモリ４０，表示スクリーン４，及び操作パネル６を有し、画像診断のためのネットワークに接続されている。 - 特許庁

To solve the problems that a bus bandwidth is locally needed, and the bus bandwidth use efficiency is biased, in a system where a CPU and a memory are connected with the bus.例文帳に追加

バスにＣＰＵとメモリが接続されたシステムにおいて、局所的にバスバンド幅が必要となる場合が発生し、バスバンド幅の使用効率に偏りが出る。 - 特許庁

To provide a semiconductor memory performing high speed write-in or error correction by switching and utilizing an address signal line connected to a CPU as a data signal line.例文帳に追加

ＣＰＵに接続されたアドレス信号線をデータ信号線として切替利用することで高速書き込み又は誤り訂正を行う半導体メモリ。 - 特許庁

Either the NOR flash memory 13 or the HDD 14 is selectively connected to a chip select signal line (chip select hereafter) of the CPU 11 via a switch 50.例文帳に追加

NOR Flash１３およびＨＤＤ１４の一方は、スイッチ５０を介して、ＣＰＵ１１のチップセレクト信号線（以下、チップセレクトという）に選択的に接続される。 - 特許庁

To support heterogenous processors connected to a plurality of memory arrays and a plurality of input/output devices through one or more input/output buses.例文帳に追加

１つまたは２つ以上の入出力バスを介して複数のメモリ・アレイおよび複数の入出力デバイスに接続された複数の異種プロセッサをサポートする。 - 特許庁

Discharge transistors D0, D1 are provided between the ground and bit lines MBL0, MBL1 connected with the source and drain of the memory cell MC.例文帳に追加

メモリセルＭＣのソースおよびドレインと接続されたビット線ＭＢＬ０，ＭＢＬ１について、グランドとの間にディスチャージトランジスタＤ０，Ｄ１が設けられている。 - 特許庁

A sub memory means storing a design contents database and a server having an information processing part which performs data processing and executes application are connected to the network.例文帳に追加

ネットワークに、設計内容データベースを格納した補助記憶手段と、データの処理やアプリケーションの実行を行う情報処理部とを有するサーバを接続する。 - 特許庁

A test program 8 is not only downloaded from a PC2 for downloading connected to the device 1 to be tested to an embedded memory 5 but also booted.例文帳に追加

試験対象装置１に接続されたダウンロード用ＰＣ２から、内蔵メモリ５にテストプログラム８をダウンロードすると共にテストプログラム８を起動する。 - 特許庁

The memory means includes information for controlling accesses of the wireless communication device through a wireless communication network connected to the data communication device.例文帳に追加

メモリ手段は、上記データ通信装置に接続されたワイヤレス通信ネットワークを通るワイヤレス通信装置のアクセスを制御するための情報を含む。 - 特許庁

The source electrodes of storage transistors in a plurality of 3-transistor type dynamic cells constituting a memory array are connected, and a switch is disposed between the source electrodes and power supply terminals.例文帳に追加

メモリアレイを構成する複数の３トランジスタ型ダイナミックセル内の蓄積トランジスタのソース電極を接続し、電源端子との間にスイッチを設ける。 - 特許庁

To provide a memory interface circuit that can ensure an appropriate access operation whichever of semiconductor storage devices of different supply voltages may be connected.例文帳に追加

電源電圧が異なる半導体記憶装置のいずれを接続した場合でも、その適切なアクセス動作を保証し得るメモリインターフェース回路を提供する。 - 特許庁

Applying the prescribed voltage level to the first word line is performed during reading operation of a second resistive memory cell block connected to a second word line.例文帳に追加

前記第１ワードラインに所定の電圧レベルを印加することは、第２ワードラインに接続された第２抵抗型メモリセルブロックの判読動作の間に行われる。 - 特許庁

The computer system includes a host processor 16 connected to a memory sub-system 10 through a 1st bus system, a controller and a 2nd bus system.例文帳に追加

本発明を組み込んだ計算機システムは、第１のバス・システム、コントローラ装置および第２のバス・システムを介してメモリ・サブシステムに結合されたホスト・プロセッサを含む。 - 特許庁

To provide a semiconductor memory device in which efficient buffer drive control can be performed in constitution in which data buses are connected in multi-stages.例文帳に追加

本発明は、多段にデータバスを接続する構成において効率的なバッファ駆動制御が可能な半導体記憶装置を提供することを目的とする。 - 特許庁

Each data storage device (110, 410) includes a plurality of shunt elements (120, 420) having controlled current paths connected in series, and a plurality of memory cells (114, 414) having programmable resistance states.例文帳に追加

データ記憶装置(110,410)は、直列の被制御電流経路を有する複数のシャント素子(120,420)と、プログラム可能な抵抗状態を有する複数のメモリセル(114,414)とを含む。 - 特許庁

A bus mechanism connected with the memory system with a transaction as a base is provided with a cache coherency transaction defined in the transaction set.例文帳に追加

トランズアクションをベースとしてバスメカニズムがメモリシステムへ結合しており且つそのトランズアクションセット内に定義されたキャッシュコヒーレンシィトランズアクションを有している。 - 特許庁

A memory interface circuit (3) can be connected to a DDR-SDRAM (6) which outputs a data strobe signal (DQS) and outputs read data (DQ) synchronously with this signal.例文帳に追加

メモリインタフェース回路（３）は、データストローブ信号（ＤＱＳ）と共にこれに同期してリードデータ（ＤＱ）を出力するＤＤＲ−ＳＤＲＡＭ（６）を接続可能である。 - 特許庁

A memory IC 8 is placed on the front surface of the silicon interposer 2 and electrodes thereof are connected with the re-wiring circuit 4 with solder bumps 9, 9, 9.例文帳に追加

シリコンインターポーザー２の表面にメモリＩＣ８を載せ、その電極部をはんだバンプ９、９、９をもって前記再配線回路４に接続する。 - 特許庁

A pipe layer PC includes a semiconductor layer connected to each semiconductor column of the first and second memory cell units adjacent to each other.例文帳に追加

パイプ層PCは、隣接する第１、第２メモリセルユニットの各組において、第１、第２メモリセルユニットの各半導体柱と接続された半導体層を含む。 - 特許庁

To provide a storage system for facilitating duplication to raise reliability without enlarging a cache memory so much even when multiple host computers are connected, while increasing the speed of an operation viewed from the host computers.例文帳に追加

ストレージシステムの動作を高速化しながら、多数のホスト計算機を接続してもキャッシュメモリをあまり大きくせず、データ２重化を容易にすること。 - 特許庁

A printer driver 54 of a host unit 1a acquires the model dependant information of printers 3a to 3c connected through a network 2, which is stored in a memory 5.例文帳に追加

ホスト装置１ａのプリンタドライバ５４は、ネットワーク２を介して接続されているプリンタ３ａ〜３ｃの機種依存情報を取得してメモリ５に記憶する。 - 特許庁

At read, data lines LIO and LIOr are connected respectively to a selection memory cell and the dummy cell, and an operation current of a differential amplifier 60 is caused to flow.例文帳に追加

データ読出時に、データ線ＬＩＯおよびＬＩＯｒは、選択メモリセルおよびダミーセルとそれぞれ接続されて、差動増幅器６０の動作電流を流される。 - 特許庁

A center system 2 is provided with a memory 12 for storing a map data base, base station information and a moving history of the user, and is connected to each PHS base station 4.例文帳に追加

センタ装置２は、地図データベース、基地局情報、ユーザの移動履歴を記憶する記憶装置１２を備え、各ＰＨＳ基地局４と接続されている。 - 特許庁

In memory mats 101A, 101C at end sections, bit lines (second bit lines) not being connected to first sense amplifiers SA1 are provided every other column.例文帳に追加

端部のメモリマット１０１Ａ，１０１Ｃ内には、第１のセンスアンプＳＡ１に接続されていないビット線（第２のビット線）が一列置きに設けられている。 - 特許庁

A universal serial bus(USB) memory 4 is connected to a computer body 1 through a USB terminal 41 and controls a USB interface by a USB interface control block 42.例文帳に追加

ＵＳＢメモリ装置４はＵＳＢ端子４１でコンピュータ本体１と接続され、ＵＳＢインタフェース制御部４２でＵＳＢインタフェースを制御する。 - 特許庁

The source bias control circuit 10 sets a potential VCS of a source line 3 connected commonly to sources of a plurality of memory cells 2 variably during write-in operation.例文帳に追加

ソースバイアス制御回路１０は、書き込み動作時、複数のメモリセル２のソースに共通に接続されたソース線３の電位ＶＣＳを可変に設定する。 - 特許庁

When the USB memory 50 is connected to a USB interface part 140, an information reading part 112 reads out the URL included in the print job data 52.例文帳に追加

ＵＳＢメモリ５０をＵＳＢインタフェース部１４０に接続すると、情報読み出し部１１２が印刷ジョブデータ５２に含まれるＵＲＬを読み出す。 - 特許庁

The USB memory 2, when connected to the electronic device 1, determines setting in the setting part 3, and limits the data read on the basis of the determined setting.例文帳に追加

ＵＳＢメモリ２は、電子機器１に接続された場合に、設定部３での設定を判定し、判定した設定に基づいてデータ読み出しを制限する。 - 特許庁

An image display system 20 includes a projector PR1, a computer PC1 and a USB memory U1 which can be connected in an ad-hoc mode by using a wireless LAN.例文帳に追加

画像表示システム２０は、無線ＬＡＮを用いてアドホックモードで接続可能なプロジェクタＰＲ１及びコンピュータＰＣ１とＵＳＢメモリＵ１とを備えている。 - 特許庁

A CAM (Contents Addressable Memory) and an SRAM are connected to the retrieval circuit (6c), the CAM stores a rule list to classify packets and the SRAM stores an action list decided by the rule list.例文帳に追加

検索回路(6c)には、CAMとSRAMが接続され、パケットをクラス分けするルールリストがCAMに格納され、ルールリストによって決定されるアクションリストがSRAMに格納される。 - 特許庁

To a subsidiary board 20 equipped with the CPU 40 connected with an address bus 22, the memory board 30 is freely detachably attached through connectors (60 and 80).例文帳に追加

アドレスバス２２に接続されたＣＰＵ４０を備えるサブ基板２０には、メモリ基板３０がコネクタ（６０，８０）を介して着脱自在に取り付けられている。 - 特許庁

To provide a device which is equipped with a processor connected to a memory and realizes infrared(IR) signal transmission for generating a symbol sequence and its method.例文帳に追加

メモリに結合されたプロセッサを備える、シンボル・シーケンスを生成するための、赤外線（ＩＲ）信号伝送を実現する装置および方法を提供すること。 - 特許庁

In a matrix formed using a plurality of memory cells in each of which a drain of a writing transistor, a gate of an element transistor, and one electrode of a capacitor are connected, a gate of the writing transistor is connected to a writing word line and the other electrode of the capacitor is connected to a readout word line.例文帳に追加

書き込みトランジスタのドレインと素子トランジスタのゲート、および、容量素子の一方の電極を接続したメモリセルを複数用いて形成されたマトリクスにおいて、書き込みトランジスタのゲートを書き込みワード線に接続し、キャパシタの他方の電極を読み出しワード線に接続する。 - 特許庁

A semiconductor device 1 includes: a first semiconductor integrated circuit 10 configured such that it can be connected with the main memory 30; and a second semiconductor integrated circuit 20 connected to the first semiconductor integrated circuit 10, and configured such that it can be connected with the prescribed external devices 40a, 40b.例文帳に追加

半導体装置１は、メインメモリ３０と接続可能に構成された第１半導体集積回路１０と、第１半導体集積回路１０に接続され、且つ、所定の外部デバイス４０ａ及び４０ｂと接続可能に構成された第２半導体集積回路２０と、を備えている。 - 特許庁

The probe card includes: two or more needles connected to test terminals formed in a memory; two or more first terminals connected to the needles; two or more second terminals connected to the outside and corresponding to the first terminals; and the optical transmission means connecting the first terminals and the second terminals.例文帳に追加

メモリに形成されたテスト端子と連結される複数のニードル、ニードルと連結された複数の第１端子、外部に連結され、第１端子と対応する複数の第２端子、第１端子及び第２端子を連結する光学伝送手段を具備するプローブカードである。 - 特許庁

A signal read section 200 includes: a line memory 203; a first switch 208 connected to the holding capacitors CT 101 to CT 116; a first common signal line 212 to which eight sets of the capacitors are connected; and a second switch 209 connected to a second common signal line 205.例文帳に追加

信号読み出し部２００は、ラインメモリ２０３と、その各保持容量ＣＴ１０１〜ＣＴ１１６に接続された第１のスイッチ２０８と、それが８個数接続されてなる第１の共通信号線２１２と、それを第２の共通信号線２０５に接続する第２のスイッチ２０９とを有する。 - 特許庁

This device is a dynamic random access memory cell operated with read lines (r1), word lines (w1), and bit lines (b1), and comprising of a first transistor connected between a bit line and a word line, a second transistor connected between a bit line and a read-line, and a third other transistor connected between two transistors and accumulating electric charges.例文帳に追加

リードライン（ｒｌ）、ワードライン（ｗｌ）、およびビットライン（ｂｌ）で動作し、ビットラインとワードライン間に接続された第一のトランジスタ、ビットラインとリードライン間に接続された第二のトランジスタ、他の二つトランジスタの間に接続されて電荷の蓄積を行う第三のトランジスタからなるダイナミックランダムアクセスメモリセル。 - 特許庁

In the memory cell of the SRAM in the semiconductor device, a via VS1 to be electrically connected to a third wiring M32 as a word line is directly connected to a contact plug CPS1 electrically connected to a gate wiring part GHA1 of an access transistor T1.例文帳に追加

半導体装置におけるＳＲＡＭのメモリセルでは、アクセストランジスタＴ１のゲート配線部ＧＨＡ１に電気的に接続されるコンタクトプラグＣＰＳ１に対して、ワード線としての第３配線Ｍ３２に電気的に接続されることになるヴィアＶＳ１が直接接続されている。 - 特許庁