「memory connected」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

The system is constituted so that data transfer processing to a local memory and processing inside of a processor core can be executed in parallel by installing a local memory control part outside the core part so as to control the data transfer to the local memory connected to the core part via a local data bus.例文帳に追加

本発明では、プロセッサコア部にローカルデータバスを介して接続されたローカルメモリへのデータ転送を制御するためのローカルメモリ制御部をプロセッサコア部の外部に設けて、ローカルメモリへのデータ転送処理とプロセッサコア部内での処理とを並列して行えるように構成した。 - 特許庁

The memory (diode ROM) comprises a plurality of selection transistors 2 each connected to each of a plurality of word lines WL to be turned on by selecting the corresponding word line, a plurality of memory cells 4 including diodes 3 having cathodes connected to drain regions of the selection transistors 2 respectively and a data determination circuit 8 connected to source regions of the selection transistors 2 for determining data read from the selected memory cell 4.例文帳に追加

このメモリ（ダイオードＲＯＭ）は、複数のワード線ＷＬの各々に接続され、対応するワード線ＷＬが選択されることによりオン状態になる選択トランジスタ２と、選択トランジスタ２のドレイン領域にカソードが接続されたダイオード３をそれぞれ含む複数のメモリセル４と、選択トランジスタ２のソース領域側に接続され、選択メモリセル４から読み出されるデータを判別するためのデータ判別回路８とを備えている。 - 特許庁

The liquid crystal display device has a plurality of pixels each of which includes; a liquid crystal cell; n pieces of first memory, n pieces of second memory electrically connected to the n pieces of first memory respectively; and a means for determining a period when the liquid crystal cell is turned on, on the basis of image information which digital video signals stored in the n pieces of second memory have.例文帳に追加

液晶セルと、ｎ個の第１メモリと、ｎ個の第１メモリのそれぞれに電気的に接続された、ｎ個の第２メモリと、ｎ個の第２メモリに記憶されたデジタルビデオ信号が有する画像情報に基づいて液晶セルがオンになる期間を定める手段と、を有する画素が複数備えられている液晶表示装置である。 - 特許庁

This cache memory system is provided with a multiway set associative type cache memory 20, a bus load detection part 30 for detecting the load state of a bus to which the cache memory 20 is connected and outputting bus load information D2 and a replacing way control part 40 for changing a replacing method of the cache memory 20 in accordance with the bus load information D2 outputted from the bus load detection part 30.例文帳に追加

マルチウェイセットアソシアティブ方式のキャッシュメモリ２０と、キャッシュメモリ２０が接続されているバスの負荷状態を検出しバス負荷情報Ｄ２を出力するバス負荷検出部３０と、バス負荷検出部３０によるバス負荷情報Ｄ２に応じてキャッシュメモリ２０のリプレース方法を変更するリプレースウェイ制御部４０とを備える。 - 特許庁

To provide an image forming apparatus capable of preventing usage of a memory area of a storage medium itself of user and preventing information leakage even if intermediate generated data remain in the memory, without user's awareness when the storage medium of the user is connected and used as a memory area for operation to compensate functions which cannot be installed because an internal memory capacity is not sufficient.例文帳に追加

内部メモリ容量が足りないが故に、搭載できない機能に対してユーザの記憶媒体を接続し、これを作業用のメモリ領域として利用する場合、ユーザが意識せずに自身のメモリ領域を使用されることをなくし、かつ仮に中間生成デーがユーザメモリに残っても情報流出等を防ぐことを目的とする。 - 特許庁

A semiconductor memory device includes: NAND flash memories 11 and 12 having first and second memory cell configurations; a controller 13 having a controller function 13A for controlling the NAND flash memory 11 and a controller function 13B for controlling the NAND flash memory 12; and a card bus 16 connected to the controller 13 for transferring a signal between the outside and the controller 13.例文帳に追加

第１，第２のメモリセル構成を持つＮＡＮＤフラッシュメモリ１１，１２と、ＮＡＮＤフラッシュメモリ１１を制御するコントローラファンクション１３Ａと、ＮＡＮＤフラッシュメモリ１２を制御するコントローラファンクション１３Ｂを有するコントローラ１３と、コントローラ１３に接続され、外部とコントローラ１３との間で信号の授受を行うためのカードバス１６とを備える。 - 特許庁

This semiconductor device is provided with a memory control part 10 capable of controlling the external memory 61 having a plurality of banks each of which can independently be controlled by synchronizing it with a clock, a plurality of buses 4, 24, 20 connected to the memory control part and a circuit module provided corresponding to each of the plurality of buses and capable of instructing memory access.例文帳に追加

半導体装置は、各々独立に制御可能な複数バンクを持つ外付けメモリ６１をクロックに同期して制御可能なメモリ制御部１０と、前記メモリ制御部に接続された複数のバス４，２４，２０と、前記複数のバスの各々に対応して設けられメモリアクセスを指示することが可能な回路モジュールとを備える。 - 特許庁

A comparison circuit section 3 detects that a chip identification number coincides with a chip selection signal, and is provided on each semiconductor memory chip 1 for composing the semiconductor memory, thus the semiconductor memory chip is selected by the combination of each bit of the chip selection signal, and all signals other than the chip identification number is connected in a shared manner among semiconductor memory chips.例文帳に追加

半導体メモリ装置を構成する各半導体メモリチップ１上にチップ識別番号とチップ選択信号の一致を検出する比較回路部３を設けることにより、チップ選択信号の各ビットの組み合わせで半導体メモリチップを選択するようにし、チップ識別番号を除く全ての信号を各半導体メモリチップ間で共有接続可能とする。 - 特許庁

When a memory stick 10 is housed in a memory card housing device 20 and connectors 11 and 31 are connected, in a display control part 33, the identification information such as a file name and a file form of data recorded in the memory stick 10 is read from the memory stick 10, display signals HS are generated and supplied to a display part 23 and the identification information is displayed.例文帳に追加

メモリカード収納器２０にメモリースティック１０が収納されて、コネクタ１１，３１が接続されると、表示制御部３３ではメモリースティック１０に記録されているデータのファイル名やファイル形式等の識別情報をメモリースティック１０から読み出して表示信号ＨＳを生成して表示部２３に供給し、識別情報を表示する。 - 特許庁

Also, the semiconductor storage device 1 has a conversion means for converting an address to be accessed so as to perform memory-access to the memory cell blocks 2 prepared on the top section 6 when the memory access to the deficiency part 4 is requested, and for virtually equalizing the number of memory cell blocks of the deficiency part 4 to be connected to the same plate line.例文帳に追加

また、半導体記憶装置１は、欠損部４に対するメモリアクセス要求があった場合、頂部６に設けられたメモリセルブロック２に対してメモリアクセスを行うようにアクセス先のアドレスを変換し、欠損部４の、同一のプレート線に接続されるメモリセルブロックの個数を仮想的に等しくする変換手段を有している。 - 特許庁

In this boot coding method, an electronic device has: a read only memory storing a first stage boot code 12; a second stage boot code 16; a boot random access memory 18 receiving the second stage boot code when executing the first stage boot code; and a system memory 20 connected to the boot random access memory, executing the second stage boot code.例文帳に追加

第１段階ブートコード（１２）を記憶するリードオンリーメモリと、第２段階ブートコード（１６）と、前記第１段階ブートコードの実行時に前記第２段階ブートコードを受信するブートランダムアクセスメモリ（１８）と、そして前記ブートランダムアクセスメモリに接続し、前記第２段階ブートコードを実行するシステムメモリ（２０）とを具備した電子デバイスを提供する。 - 特許庁

In the inter-node data transfer control device which is provided in a node connected to a communication network and uses the distributed shared memory to control data transfer to/from other processes, the size of a local memory area assigned to a node address is made variable, and an area having a size suitable for the size of an available local memory is assigned as the distributed shared memory.例文帳に追加

通信ネットワークに接続されたノード内に設けられ、分散共有メモリを用いて、他プロセスとの間のデータ転送を制御するノード間データ転送制御装置において、ノード番地に割り当てるローカルメモリ領域のサイズを可変にして、使用可能なローカルメモリのサイズに適したサイズを分散共有メモリとして割り当てる。 - 特許庁

When all the CPU cores in a CPU socket enter power saving state and a total amount of memory use falls below a predetermined threshold, the computer relocates contents of the memory connected under the CPU socket to a memory under another CPU socket, thereby eliminating an access to the memory connected under the CPU socket and bringing a whole of the CPU socket into the power saving state.例文帳に追加

コンピュータは、あるＣＰＵソケット内のＣＰＵコアが全て省電力状態になった場合、メモリの全体使用容量が予め定められたしきい値を下回ったときに、該当ＣＰＵソケット配下に接続されているメモリの内容を他のＣＰＵソケット配下のメモリに再配置することにより、該当ＣＰＵソケット配下に接続されているメモリへのアクセスをなくし、該当ＣＰＵソケット全体を省電力状態に遷移させる。 - 特許庁

The nonvolatile memory includes a plurality of nonvolatile memory cells having first and second gates, a first circuit 21 connected to the first gate of one of the plurality of nonvolatile memory cells, a second circuit connected to the second gate of one of the plurality of nonvolatile memory cells and a voltage generating circuit VS, 77 for generating a first voltage supplied to the first circuit and a second voltage supplied to the second circuit.例文帳に追加

前記不揮発性メモリは、第１ゲートと第２ゲートとを含む複数の不揮発メモリセルと、前記複数の不揮発メモリセルの一つの前記第１ゲートに結合された第１回路２１と、前記複数の不揮発メモリセルの一つの前記第２ゲートに結合された第２回路２２と、前記第１回路に供給する第１電圧と前記第２回路に供給する第２電圧とを生成する電圧生成回路ＶＳ，７７と、を含む。 - 特許庁

For individual unit of the Y decoder means K in each of the middle memory column units MM, a plurality of buffer means e, which are connected with input and output terminals DOia and DIia, are connected through an opening and closing means D.例文帳に追加

それぞれの中メモリコラム単位ＭＭの個々のＹデコーダ手段Ｋの単位に対して、入出力端子ＤＯｉａ、ＤＩｉａが接続される複数のバッファ手段ｅが開閉手段Ｄを介して接続される。 - 特許庁

When a USB device 3 same as the USB device 3 connected in the past is connected, the device information of the USB device 3 stored in the nonvolatile memory 16 is transmitted to the PC 2.例文帳に追加

そして、過去に接続されたＵＳＢデバイス３と同じ機種のＵＳＢデバイス３が接続された際に、不揮発性メモリ１６に記憶された同じ機種のＵＳＢデバイス３のデバイス情報をＰＣ２へと送信する。 - 特許庁

The wiring for connecting the microcomputer 2 drip and the memory chip 4 to the conductive pad 10p for testing is connected to a conductive pad 7p in the outer row out of conductive pads 6p, 7p in two rows connected to the microcomputer chip 2.例文帳に追加

また、マイコンチップ２およびメモリチップ４をテスト用導電パッド１０ｐに接続する配線は、マイコンチップ２に接続される２列の導電パッド６ｐ、７ｐのうち、外側の列の導電パッド７ｐに接続する。 - 特許庁

Charging terminals 11a each to be connected to a battery of each of housed digital cameras 20 and data input/output terminals 11b to be connected to a memory are provided on the bottom surface of a housing section 11 for housing the digital cameras 20.例文帳に追加

デジタルカメラ２０を収納する収納部１１の底面には、収納されたデジタルカメラ２０のバッテリーに接続される充電端子１１ａと、メモリに接続されるデータ入出力端子１１ｂとを備えている。 - 特許庁

A plurality of sub-processors are connected through first communication paths installed in each of them to a main processor, and connected through second communication paths installed in each of them to a memory controller.例文帳に追加

複数のサブプロセッサは、それぞれ個別に設けられた第１の通信経路を介してメインプロセッサに接続されているとともに、それぞれ個別に設けられた第２の通信経路を介してメモリコントローラに接続されている。 - 特許庁

An arbiter circuit 50 for arbitrating accesses from the processors 10 and 20 is connected to the cache system 30 and the buffer system 40, and a flash memory 60 for storing programs and data is connected to the arbiter circuit 50.例文帳に追加

キャッシュ・システム３０及びバッファ・システム４０には、プロセッサ１０，２０からのアクセスを調停するアービタ回路５０が接続され、このアービタ回路５０に、プログラムとデータを格納するFlashメモリ６０が接続されている。 - 特許庁

An output side of the gate circuit 10 is connected to second input sides of AND and OR of a gate circuit 20, data output terminals of the memory 2 are connected to the first input sides of these AND and OR.例文帳に追加

ゲート回路１０の出力側は、ゲート回路２０のＡＮＤ及びＯＲの第２の入力側に接続され、これらのＡＮＤ及びＯＲの第１の入力側にメモリ２のデータ出力端子が接続される。 - 特許庁

One electrodes (lower electrodes 16) of the elements C are connected to one storage nodes of flip-flop circuits which constitute the memory cell, and the other electrodes (upper electrodes 19) are connected to the other storage nodes of the flip flop circuits.例文帳に追加

容量素子Ｃの一方の電極（下部電極１６）は、メモリセルを構成するフリップフロップ回路の一方の蓄積ノードに接続され、他方の電極（上部電極１９）は他方の蓄積ノードに接続される。 - 特許庁

A plurality of buffer means (e) to which input/output terminals DOia and DIia are connected are connected through switching means D to units of individual Y decoder means K of the respective inner memory column units MM.例文帳に追加

それぞれの中メモリコラム単位ＭＭの個々のＹデコーダ手段Ｋの単位に対して、入出力端子ＤＯｉａ、ＤＩｉａが接続される複数のバッファ手段ｅが開閉手段Ｄを介して接続される。 - 特許庁

A plurality of taps in contact with the selected electrode are connected between the respective lines of the data transfer bus and the port and when the port is connected to the external electronic device, data communication is permitted between the external electronic device and the memory.例文帳に追加

データ転送バスの夫々のラインとポートの間に選択された電極と接触する複数のタップが接続され、ポートと外部装置が連結されたとき外部装置とメモリの間でデータ通信が行える。 - 特許庁

The second memory cell consists of a second resistance change element, having one end connected to a third bit line, and third and fourth FETs, connected in parallel between the other end of the second element and a fourth bit line.例文帳に追加

第２メモリセルは、一端が第３ビット線に接続される第２抵抗変化素子と、第２抵抗変化素子の他端と第４ビット線との間に並列接続される第３及び第４ＦＥＴとから構成される。 - 特許庁

Two or more buffer means e connected to input-output terminals DO_ia and DI_ia are connected to the units of individual Y decoder means K of each middle memory column unit MM via an open/close means D.例文帳に追加

それぞれの中メモリコラム単位ＭＭの個々のＹデコーダ手段Ｋの単位に対して、入出力端子ＤＯｉａ、ＤＩｉａが接続される複数のバッファ手段ｅが開閉手段Ｄを介して接続される。 - 特許庁

For example, for a memory cell 3(1, p) of address 1, sources of the NMOS transistors 11(1, p), 12(1, p) of which the gates are connected to the search bus SB(p) or XBP(p) are connected to a match line ML0 of address 0.例文帳に追加

例えば、１番地のメモリセル３（１、ｐ）については、ゲートがサーチバスＳＢ（ｐ）又はＸＳＢ（ｐ）に接続されているＮＭＯＳトランジスタ１１（１、ｐ）、１２（１、ｐ）のソースを０番地のマッチラインＭＬ０に接続する。 - 特許庁

A plurality of connecting terminals 13 electrically connected to the memory side terminals 31 on one end side and electrically connected to the conductors on the other end side for pitch conversion are aligned in parallel in the connector body section 10.例文帳に追加

コネクタ本体部１０内には、一端側においてメモリ側端子３１と電気的に接続し、他端側において導体と電気的に接続してピッチ変換を行なう接続端子１３が複数並設されている。 - 特許庁

A system controller 2 is connected to a unit 1 which is positioned at the end of an illumination unit 1 connected in series and several illumination program data is stored in the appropriate memory resources of this controller 2.例文帳に追加

直列に接続されたイルミネーションユニット１のうちの一番端に位置するユニット１にシステムコントローラ２が接続されており、このコントローラ２の適宜な記憶資源には、いくつかのイルミネーション番組データが格納されている。 - 特許庁

The semiconductor device is provided with a body line (BDL), to which a body part of a memory cell transistor 100A is connected, and the potential of the body part is controlled by a body part controlling device connected with the body line.例文帳に追加

ボディ線（ＢＤＬ）という配線が設けられ、メモリセルトランジスタ１００Ａのボディ部がこのボディ線（ＢＤＬ）に接続され、ボディ線に接続されたボディ部制御装置によりボディ部の電位が制御されている。 - 特許庁

A plurality of host computers 101 and 102 and secondary storage devices 110 and 120 are connected with one another through a switch 103, and a cache memory 107 having a cache controller 104 common to the secondary storage devices is connected to the switch in parallel with the second storage devices.例文帳に追加

複数のホストコンピュータ101,102と２次記憶装置110,120はスイッチ103を介して接続され、２次記憶装置に共通のキャッシュコントローラ104を備えるキャッシュメモリ107が２次記憶装置と並列にスイッチに接続される。 - 特許庁

The semiconductor memory includes: first and second read/write amplifier; a first bit line group connected selectively to the first read/write amplifier; and a second bit line group connected selectively to the second read/write amplifier.例文帳に追加

半導体メモリは、第１および第２のリード／ライトアンプと、該第１のリード／ライトアンプに選択的に接続される第１のビット線群と、第２のリード／ライトアンプに選択的に接続される第２のビット線群とを備える。 - 特許庁

A combination of the first and second conductive paths in the connected condition and the non-connected condition gives the bit condition of a standard signature word, and gives an address data to a memory construct and generates a consequential signature word.例文帳に追加

結合状態及び非結合状態にある第一及び第二導電性経路の組合わせが基準シグナチャワードのビット状態を与え、メモリ構成体へのアドレスデータを与え且つ結果的シグナチャワードを発生する。 - 特許庁

A plurality of memory cells consisting of ferroelectric capacitors CF11, CF12, CF13, CF14 and cell selecting transistors Q11, Q12, Q13, Q14 being connected in series are connected in parallel mutually.例文帳に追加

直列に接続されている、強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４とセル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４とからなる複数のメモリセルが互いに並列に接続されている。 - 特許庁

Also, a second memory cell block 10b connected to the other side input terminal of the sense amplifier SA0 through main bit complementary line MBL1 has a dummy cell DMb0 connected to the dummy word line TDWL0.例文帳に追加

また、センスアンプＳＡ０の他方の入力端子と主ビット相補線ＭＢＬ１を介して接続される第２のメモリセルブロック１０ｂも、ダミーワード線ＴＤＷＬ０と接続されるダミーセルＤＭｂ０を有している。 - 特許庁

When a PC 200 connected to a 1394 port 1051 is accessing a memory card 104, a USB port 1061 is disabled; when a PC 300 connected to the USB port 1061 is accessing the memory card 104, the 1394 port 1051 is disabled to thereby exclusively control the external device accessing the memory card 104.例文帳に追加

１３９４ポート１０５１に接続されたＰＣ２００がメモリカード１０４にアクセスをしている場合は、ＵＳＢポート１０６１をディセーブル状態にし、ＵＳＢポート１０６１に接続されたＰＣ３００がメモリカード１０４にアクセスをしている場合は、１３９４ポート１０５１をディセーブル状態にすることにより、メモリカード１０４にアクセスする外部装置を排他的に制御する。 - 特許庁

The USB connection device 1 is provided with a memory 11 in which the descriptor information of the USB device connected to the USB connection device 1 is stored in a memory area designated by a predetermined address and an output means 12 for reading descriptor information stored in the memory area of the designated address, and for outputting the read descriptor information to the host computer connected to the USB connection device 1.例文帳に追加

ＵＳＢ接続デバイス１は、ＵＳＢ接続デバイス１に接続されるＵＳＢデバイスのディスクリプタ情報が、所定のアドレスで指定されたメモリ領域に記憶されるメモリ１１と、指定されたアドレスのメモリ領域に記憶されているディスクリプタ情報を読み出し、これをＵＳＢ接続デバイス１に接続されるホストコンピュータへ出力する出力手段１２と、を備える。 - 特許庁

A bus controller 30 is equipped with a processor bus 2 for connecting a processor 1, a memory bus 12 for connecting a memory, a common bus 4 for connecting plural processors 1 to each other, and circuits 31 to 40 which allow respective processors 1 to share the spaces of memories 13 connected to the memory buses 12 of respective bus controllers 30 when plural processors 1 are connected through the common bus 4.例文帳に追加

バス制御装置３０は、プロセッサ１を接続するためのプロセッサバス２と、メモリを接続するためのメモリバス１２と、複数のプロセッサ１を相互に接続する共通バス４と、複数のプロセッサ１が共通バス４を介して接続されたときプロセッサ１夫々がバス制御装置３０夫々のメモリバス１２に接続されたメモリ３の空間を共有するための回路３１〜４０とを具備する。 - 特許庁

A nonvolatile semiconductor storage device according to one embodiment comprises a memory cell array including a NAND cell unit having a plurality of memory cells connected in series, in which control gates of the plurality of memory cells are connected to word lines, respectively; and a control circuit performing writing control for applying a prescribed writing voltage to the word lines and setting a threshold voltage in accordance with data.例文帳に追加

一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続されたメモリセルアレイと、ワード線に所定の書き込み電圧を印加してデータに応じたしきい値電圧を設定する書き込み制御を実行する制御回路とを備える。 - 特許庁

In this semiconductor device incorporating a logic chip having the prescribed functions and a memory chip storing data in a common package, the logic chip and the memory chip are connected through terminals for memory access such as a control signal terminal, an address terminal, a data terminal, the logic chip has a logic circuit having the prescribed function and a memory chip test circuit performing an operation test of the memory chip.例文帳に追加

本発明は，所定の機能を有するロジックチップとデータを記憶するメモリチップとを共通のパッケージ内に搭載する半導体装置において，ロジックチップとメモリチップとは，制御信号端子，アドレス端子，データ端子などのメモリアクセス用の端子を介して接続され，ロジックチップは，前記所定の機能を有する論理回路と，前記メモリチップの動作試験を行うメモリチップ試験回路とを有することを特徴とする。 - 特許庁

The semiconductor storage device 100 comprises a memory cell array MCA including memory cells MC arranged in a matrix form, a plurality of word lines WL connected to the memory cells MC of each row in the memory cell array MCA, and a counter cell array CCA which includes counter cells prepared correspondingly to each word line, and stores the frequency of activating the word lines WL for reading the data of the memory cells MC.例文帳に追加

半導体記憶装置１００は、マトリクス状に配置されたメモリセルＭＣを含むメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡの各行のメモリセルＭＣに接続された複数のワード線ＷＬと、ワード線ＷＬの各々に対応して設けられたカウンタセルＣＣを含み、メモリセルＭＣのデータを読み出すためにワード線ＷＬを活性化させた回数を記憶するカウンタセルアレイＣＣＡとを備えている。 - 特許庁

When the portable medium is connected to the information processor, the controller access means holds information to make the portable medium associated with the second memory area.例文帳に追加

可搬媒体と情報処理装置との接続がなされると、コントローラアクセス手段は、可搬媒体と第二メモリ領域を紐付けるための情報を保持する。 - 特許庁

A semiconductor memory 30 capable of storing image data is inserted to a slot 223 of a rotary switch 20 to be electrically connected to a display device body 10.例文帳に追加

画像データを記憶可能な半導体メモリ３０は、ロータリースイッチ２０のスロット２２３に挿入され、電気的にディスプレイ本体１０と接続される。 - 特許庁

In each memory cell line, the source areas of the access transistors are electrically connected to each other by N^+ diffusion node NSL0<x>, NSL1<x> disposed being extended in a line direction.例文帳に追加

各メモリセル行において、アクセストランジスタのソース領域同士は、行方向に延在して設けられたＮ^+拡散ノードＮＳＬ０＜ｘ＞，ＮＳＬ１＜ｘ＞によって電気的に接続される。 - 特許庁

In response to this, the image data on the memory card are read automatically into the personal computer and further transmitted to the HTTP server connected to the network.例文帳に追加

これに応答して、メモリ・カード上の画像データは自動的にパーソナル・コンピュータに読み込まれ、さらにネットワークで接続されたＨＴＴＰサーバに送信される。 - 特許庁