「memory connected」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

To easily extend the line size of a cache memory without being restricted by transfer size functioning as a unit to transmit/receive the data of a main memory via a coupling means of a multi-processor system in which cache memories are alternately connected with processors.例文帳に追加

キャッシュメモリとプロセッサが相互に接続されるマルチプロセッサシステムにおいて、その結合手段を介してメインメモリのデータを送受信する単位である転送サイズの制限を受けずに、キャッシュメモリのラインサイズを容易に拡大できるようにする。 - 特許庁

A memory access RAM busy management circuit 11 receiving the signal 100 creates RAM command data 300 matching the currently connected RAM element 10 and transmits them to a memory access common control circuit 13.例文帳に追加

信号１００を受信したメモリアクセスＲＡＭビジー管理回路１１は、現に接続されているＲＡＭ素子１０に適合したＲＡＭコマンド・データ３００を作成してこれをメモリアクセス共通制御回路１３に送信する。 - 特許庁

In the on-vehicle information reporting device, a switch input part 11, a memory A12, a memory B13, a lighting circuit 14, a buzzer sounding circuit 15, an image processing circuit 16 and a speech processing circuit 17 are connected to a CPU 10 acting as the center.例文帳に追加

車載情報報知装置は、中心となるＣＰＵ１０に、スイッチ入力部１１、Ａメモリ１２、Ｂメモリ１３、点灯回路１４、ブザー吹鳴回路１５、映像処理回路１６、音声処理回路１７が接続されている。 - 特許庁

A biasing circuit includes at least one transistors connected in series between a first electric potential and a second electric potential and a nonvolatile memory element and is configured to obtain bias voltage at a contact point between the transistors and the nonvolatile memory element.例文帳に追加

第１電位と第２電位との間に直列接続された少なくとも一つのトランジスタと、不揮発性メモリ素子と、を含み、前記トランジスタと不揮発性メモリ素子との接点からバイアス電圧を得るようにするバイアス回路。 - 特許庁

Shape memory alloys (d7 and d17) with their shape being stored in the first state, and bias springs (d8S and d18S) for transforming the shape memory alloys from the first state into the second state are connected severally to mobile parts (d5 and d15, etc.), so as to constitute an actuator.例文帳に追加

第１状態に形状記憶された形状記憶合金(d7,d17)と、形状記憶合金を第１状態から第２状態へと変形させるバイアスバネ(d8S,d18S)と、をそれぞれ可動部(d5,d15等)に接続してアクチュエータを構成する。 - 特許庁

To provide a flash memory apparatus in which the number of Y-gate circuits and a whole size can be reduced by allowing memory cells connected respectively to a plurality of pairs of bit line pairs to be accessed by one page buffer circuit and one Y-gate circuit.例文帳に追加

複数のビットライン対にそれぞれ連結されるメモリセルが一つのページバッファ回路と一つのＹゲート回路によってアクセスされるようにして、Ｙゲート回路の数と全体サイズを減らすことが可能なフラッシュメモリ装置を提供する。 - 特許庁

When an operation enable-signal CS is 'H', corresponding memory cells 11i,j in a memory block 10 are selected based on address signals A0-A3 decoded by a row decoder 20 and a column decoder 30, and connected to bit lines BLi, /BLi.例文帳に追加

動作可能信号ＣＳが“Ｈ”のときは、行デコーダ２０と列デコーダ３０で解読されたアドレス信号Ａ０〜Ａ３に基づいて、メモリブロック１０中の該当するメモリセル１１_ｉ，ｊが選択され、ビット線ＢＬｉ，／ＢＬｉに接続される。 - 特許庁

The ferroelectric memory device has bit lines BL11 to 1n and BL21 to 2n connected to a sense amp 140A together with bit lines BL31 to 3n, and BL41 to 4n connected to a sense amp 140B in an approximately opposite direction.例文帳に追加

強誘電体メモリ装置は、センスアンプ１４０Ａに接続されるビット線ＢＬ１１〜１ｎ，ＢＬ２１〜２ｎ、並びにセンスアンプ１４０Ｂに接続されるビット線ＢＬ３１〜３ｎ，ＢＬ４１〜４ｎが、それぞれ互いに略反対方向に延びている。 - 特許庁

A laser printer 1 has a serial memory 12 storing a function extending program not connected to the internal bus connecting a CPU 51, a ROM 52, a RAM 53 and an ASIC 54, but connected to a serial communication port of the ASIC 54 via a serial communication line L1.例文帳に追加

レーザプリンタ１においては、機能拡張用プログラムを格納したシリアルメモリ１２が、ＣＰＵ５１，ＲＯＭ５２，ＲＡＭ５３，ＡＳＩＣ５４を接続する内部バスには接続されず、シリアル通信線Ｌ１を介してＡＳＩＣ５４のシリアル通信用ポートに接続される。 - 特許庁

The decision apparatus is provided with a computing part 10, which comprises a CPU 14 connected to an interface 11, an interface 12 and a memory 13 and an input part 15 and an output part 16 which are connected to the computing part 10.例文帳に追加

このＦＩバッファーサイズ決定装置１は、インターフェイス１１，１２及びメモリ１３に接続されたＣＰＵ１４を有する演算部１０と、この演算部１０に接続された入力部１５及び出力部１６とを備えるものである。 - 特許庁

An output end of each memory cell D0-D7 and one side of each exclusive OR element Eo0-Eo7 are connected, an output end of a polarity holding cell Dc and the other side of an input end of each exclusive OR element Eo0-Eo7 are connected.例文帳に追加

各メモリセルＤ0〜Ｄ7の出力端と各排他的論理和素子Ｅo0〜Ｅo7の一方の入力端とが接続され、極性保持セルＤcの出力端と各排他的論理和素子Ｅo0〜Ｅo7の他方の入力端とが接続されている。 - 特許庁

In the information processor 100, one end of a data bus 30 mutually connecting a plurality of control operation units 42 provided in a main processor 40 is connected to a graphic processor 10; the other end is connected to a main memory 80.例文帳に追加

情報処理装置１００において、メインプロセッサ４０内に設けられた複数の制御演算ユニット４２を相互に接続するデータバス３０の一端をグラフィックプロセッサ１０に接続し、他端をメインメモリ８０に接続する。 - 特許庁

The first memory cell consists of a first resistance change element X, having one end connected with a first bit line, and first and second FETs connected in parallel between the other end of the element X and a second bit line.例文帳に追加

第１メモリセルは、一端が第１ビット線に接続される第１抵抗変化素子Ｘと、第１抵抗変化素子Ｘの他端と第２ビット線との間に並列接続される第１及び第２ＦＥＴとから構成される。 - 特許庁

A communication module 1 includes a control part 2, a memory 3 with a program, a set value, or the like stored, a communication part 4 connected to the Internet, and a connection terminal 5 for connecting to the PLC 20 to be connected to the PLC 20 for use.例文帳に追加

通信モジュール１は、制御部２と、プログラムや設定値等が記憶されたメモリ３と、インターネットに接続された通信部４と、ＰＬＣ２０に接続するための接続端子５を備えており、ＰＬＣ２０に接続されて用いられる。 - 特許庁

In the semiconductor memory device including a plurality of first data sense amplifiers and a plurality of second data sense amplifiers, the first data sense amplifier is connected to a data line of a first type, which is connected to a bit line sense amplifier, and is composed of a voltage sense amplifier.例文帳に追加

複数の第１データセンスアンプと複数の第２データセンスアンプとを含む半導体メモリ装置において、第１データセンスアンプはビットラインセンスアンプと連結される第１タイプのデータラインと連結され、電圧感知増幅器で構成される。 - 特許庁

In the in-vehicle network device, a plurality of lower layer networks 21 to 24, to which each ECU having a program rewritable memory is connected are connected to an upper layer network 10 via respective managers 11 to 14.例文帳に追加

車載ネットワーク装置には、車両の上層ネットワーク１０に、各マネージャー１１〜１４を介して、プログラムの書き換え可能なメモリーを有する各ＥＣＵが接続される複数の下層ネットワーク２１〜２４がそれぞれ接続されている。 - 特許庁

A semiconductor memory is provided with a ferroelectric capacitor 30, a read-out FET 20 connected to the ferroelectric capacitor 30 in series, and a selection FET 20 connected to the ferroelectric capacitor 30 in parallel.例文帳に追加

半導体記憶装置は、強誘電体キャパシタ３０と、強誘電体キャパシタ３０に直列に接続された読み出しＦＥＴ１０と、強誘電体キャパシタ３０に並列に接続された選択ＦＥＴ２０とを備えている。 - 特許庁

When the data read terminal of the memory cell MS1 and the bit line BL are conducted, a potential difference between the cell selecting terminal connected to the high-level word line WL and the data read terminal connected to the bit line BL to be increased is decreased.例文帳に追加

メモリセルＭＳ１のデータ読み出し端子とビット線ＢＬとが導通すると、ハイレベルのワード線ＷＬに接続されたセル選択端子と、上昇するビット線ＢＬに接続されたデータ読み出し端子の電位差が減少する。 - 特許庁

This intermittent cooling fan control device includes: a microprocessor 40; a memory 95 electrically connected to the microprocessor 40; and an engine cooling fan 55 sucking air through a radiator 45, wherein the engine cooling fan 55 is electrically connected to the microprocessor 40.例文帳に追加

マイクロプロセッサ４０と、該マイクロプロセッサ４０に電気的に接続されたメモリ９５と、ラジエータ４５を通して空気を吸引するエンジン冷却ファン５５とを備え、該エンジン冷却ファン５５は、マイクロプロセッサ４０に電気的に接続される。 - 特許庁

An image signal memory 124 is connected to the gate of the second transistor 122, between the gate and a reference voltage line 108, while a parasitic capacitance 119 is present between the gate and the scanning signal line 109(i), and an additional capacitance 129 is further connected.例文帳に追加

第２のトランジスタ１２２のゲートには、基準電圧線１０８との間に画像信号メモリ１２４が接続され、また、走査線１０９（i）との間には寄生容量１１９が存在し、さらに、付加容量１２９が接続される。 - 特許庁

The memory element is also set in the storage space, and includes a chip substrate and at least one functional element electrically connected to the chip substrate, and the chip substrate has a set of conductive pads to be electrically connected to the other end sides of the leads.例文帳に追加

メモリ素子も、収容空間中に設置され、チップ基板とチップ基板に電気的に接続する少なくとも一つの機能素子からなり、チップ基板は、一組の導電パッドを有し、リードのもう一端に電気的に接続する。 - 特許庁

To provide a microcomputer chip for use in a vehicle electronic control unit (hereinafter referred to as ECU), having a sub-chip accessible to an internal memory connected at the development of the ECU, which has enhanced security when the sub-chip is not connected.例文帳に追加

車両用電子制御装置（以下、ＥＣＵ）に用いられると共に、ＥＣＵの開発時には内部のメモリにアクセス可能なサブチップが接続されるマイコンチップにおいて、そのサブチップが接続されない場合のセキュリティ性を高める。 - 特許庁

These control signals BBL1, BBL2 are connected to the back gate electrodes of NMOS transistors which exist in memory cells M1-M22 connected to a pair of bit line selected by corresponding column selection signals.例文帳に追加

これらの制御信号ＢＢＬ１、ＢＢＬ２は、対応する列選択信号により選択された一対のビット線に接続されたメモリセル内に存在するＮＭＯＳトランジスタ３０ｂ、３１ｂ、３２、３３のバックゲート電極に接続されるようにした。 - 特許庁

An auxiliary memory 32 for temporarily storing data B1 that are reproduced immediately before recording when externally inputted recording data C1 after reproducing the selected data B1 and a memory arrangement substitution circuit 31 for changing data arrangement in the memory 30 and moving the reproduction order of recorded data C1 next to the data B1 being stored by the auxiliary memory 32 are connected to the system control circuit 3.例文帳に追加

システム制御回路3には、選択されたデータＢ１を再生後、外部入力されたデータＣ１を記録する際に、記録直前に再生されたデータＢ１の情報を一旦記憶する補助メモリ32と、メモリ30内のデータ配列を替え、該記録されたデータＣ１の再生順番を補助メモリ32が記憶したデータＢ１の次に移動させるメモリ配列置換回路31とが接続されている。 - 特許庁

When firmware is updated, the control part detects an empty area of the USB memory device (S2) if the USB memory device is connected (YES in S1), transfers the user set value and individual set value stored in the memory to the USB memory (S4) when the empty area is sufficient (YES in S3), and then updates the firmware using firmware update data (S6).例文帳に追加

制御部は、ファームウェアを更新する際に、ＵＳＢメモリ装置が接続されている場合（Ｓ１でＹＥＳ）、ＵＳＢメモリ装置の空き領域を検出し（Ｓ２）、空き領域が十分ある場合（Ｓ３でＹＥＳ）、メモリに記憶されているユーザ設定値及び個別設定値をＵＳＢメモリ装置に転送した後（Ｓ４）、ファームウェア更新用データを用いてファームウェアを更新する（Ｓ６）。 - 特許庁

The information processor 1 can be constituted by easily adding a sub-processor 8 without breaking down the structure comprised of a main processor 2 and a memory controller 4 connected via a main processor system bus 3, namely, without breaking down the existing general-purpose structure by connecting the sub-processor 8 between the memory controller 4 and a memory 10 via a memory bus bridge 6.例文帳に追加

情報処理装置１では、メモリコントローラ４とメモリ１０との間にメモリバスブリッジ６を介してサブプロセッサ８を接続するようにしたことにより、メインプロセッサシステムバス３を介して接続されるメインプロセッサ２とメモリコントローラ４とからなる構成をくずさずに、すなわち既存の汎用的な構成をくずさずに容易にサブプロセッサ８を追加して構成することができる。 - 特許庁

The semiconductor memory is composed of a transistor TRA for selection (A) and a memory cell MCAM composed of a first electrode 21, a capacitor layer 22 and a second electrode 23 (B), the first electrode 21 is connected, via the transistor TRA for selection, to a bit line BLA and a thermal diffusion layer 25 is formed on or above the memory cell MCAM or under or below the memory cell.例文帳に追加

半導体メモリは、（Ａ）選択用トランジスタＴＲ_Aと、（Ｂ）第１の電極２１とキャパシタ層２２と第２の電極２３とから成るメモリセルＭＣ_AMから構成され、第１の電極２１は選択用トランジスタＴＲ_Aを介してビット線ＢＬ_Aに接続され、メモリセルＭＣ_AMの上若しくは上方、あるいは又、メモリセルの下若しくは下方には、熱拡散層２５が形成されている。 - 特許庁

The semiconductor memory 50 comprises a word line WL, a global bit line GBL, and a local bit line LBL arranged while crossing one another, a memory cell array region 1 containing a plurality of ferroelectric memory cells 3 connected to the word line WL and local bit lines LBL, and a transfer gate transistor 4 arranged at the lower portion of the memory cell array region 1.例文帳に追加

この半導体記憶装置５０は、互いに交差するように配置されたワード線ＷＬとグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬと、ワード線ＷＬおよびローカルビット線ＬＢＬに接続された複数の強誘電体メモリセル３を含むメモリセルアレイ領域１と、メモリセルアレイ領域１の下方に配置されたトランスファゲートトランジスタ４とを備えている。 - 特許庁

This USB memory device is provided with a distributed storage means 20 for making respective memories 7 of a USB memory device A1 and other USB memory devices A2 and A3 connected through primary and secondary USB interfaces 4 and 6 in a row, store data inputted from a host unit by distributing the input data by every predetermined unit.例文帳に追加

ホスト機器から入力されたデータを、一次および二次ＵＳＢインタフェース４，６を介して数珠繋ぎに接続された当該ＵＳＢメモリ装置Ａ１および他のＵＳＢメモリ装置Ａ２，Ａ３の各メモリ７に、所定単位ずつ分散させて記憶させる制御を行う分散記憶手段２０を備える。 - 特許庁

This electronic equipment capable of mounting and demounting a memory card, comprises a casing having an inlet and outlet for inserting and drawing out the memory card, and a connector mounted inside the casing, and having a connector terminal to be electrically connected with a connecting terminal of the memory card, and an approximately flat connector on which the connector terminal is mounted.例文帳に追加

メモリーカードが機器本体に対して着脱自在とされる電子機器において、メモリーカードが挿脱される挿脱口を有する筐体と、この筐体の内部に、メモリーカードの接続端子と電気的に接続されるコネクタ端子と、このコネクタ端子が取り付けられた全体略平板状のコネクタ部材とを有するコネクタ部とを備える。 - 特許庁

The mode-switching circuit switches, when a switching signal for upgrading the main program by the use of a memory card 30 connected from the outside of the body is input at the start-up, the reading destination of the program from the storage device 22 to the memory card 30 so that the CPU executes an upgrade program stored in the memory card 30.例文帳に追加

モード切替回路は、起動時に、本体の外部から接続されるメモリカード３０を用いてメインプログラムのバージョンアップを行う内容の切替信号が入力された場合は、ＣＰＵが、メモリカード３０に記憶されるバージョンアッププログラムを実行するように、プログラムの読込み先を記憶装置２２からメモリカード３０に切り替える。 - 特許庁

A memory cell array 1 has a plurality of memory cells MT including a floating gate electrode FG located at the upper part of the well and a control gate electrode CG located at its upper side, and data are written therein for each page configured of the plurality of memory cells connected in series, and it includes the plurality of blocks which are configured of the plurality of pages and are erasure units of the data.例文帳に追加

メモリセルアレイ１は、ウェルの上方のフローティングゲート電極ＦＧとその上方のコントロールゲート電極ＣＧとを含む複数のメモリセルＭＴを有し、直列接続された複数のメモリセルからなるページごとにデータを書き込まれ、複数のページからなりデータの消去単位である複数のブロックを有する。 - 特許庁

The FPGA 20 in the on-vehicle camera device 1 is equipped with a recording signal generator 24 which generates a C signal, a D signal and an S signal of the nonvolatile memory (SPI flash memory) 40, based on the input signals 1 and 2 from a memory rewriting device 4 connected with the existing signal lines 2-1 and 2-2 in place of an operating unit 3.例文帳に追加

車載カメラ装置１内のＦＰＧＡ２０は、操作部３に替えて既存の信号線２−１，２−２に接続されたメモリ書換装置４からの入力信号１，２にもとづき、不揮発性メモリ（ＳＰＩフラッシュメモリ）４０のＣ信号、Ｄ信号、Ｓ信号を生成する記録信号生成部２４を備える。 - 特許庁

A cache memory 16 having a management information preserving area 16A and an actual data area 16B and a large capacity storage device 17 for storing the actual file data are hierarchically connected to a main memory 13, and the main memory 13 is provided with hierarchy storage managing software 20 for operating hierarchical storage management.例文帳に追加

メインメモリ１３に対して管理情報保存領域１６Ａと実データ領域１６Ｂを備えたキャッシュメモリ１６、及び実際のファイルデータを記憶してなる大容量記憶装置１７が階層接続され、上記メインメモリ１３内に階層記憶管理を行なう階層記憶管理ソフトウェア２０が設けられる。 - 特許庁

A nonvolatile semiconductor memory device 10 is provided with a memory cell array 20; a shift value storing region 25 which stores a shift value SET; a control circuit 50 which controls data reading and writing for the memory cell array 20 and the shift value storing region 25; and a data processing circuit 100 which is connected to the control circuit 50.例文帳に追加

不揮発性半導体記憶装置１０は、メモリセルアレイ２０と、シフト値ＳＦＴを格納するシフト値格納領域２５と、メモリセルアレイ２０及びシフト値格納領域２５に対するデータの読み書きを制御する制御回路５０と、制御回路５０に接続されたデータ処理回路１００とを備える。 - 特許庁

The apparatus is further provided with an external memory element mounting part 21 arranged near the operation/display part and capable of mounting the external memory element 20 so as to be connected with the control part, and the control part is configured so as to execute control or display using information stored in the mounted external memory element.例文帳に追加

操作・表示部の近傍に配置され、制御部と接続されるように外部記憶素子２０を装着可能な外部記憶素子装着部２１を更に備え、制御部は、装着された外部記憶素子に記憶された情報を用いて制御あるいは表示を行うことが可能なように構成される。 - 特許庁

A boosting power source circuit 7 generating drive voltage required for memory operation is provided for each block of the memory cell array 1, and a boosting power source switch SWi holding 'on' at the time of normal memory operation is provided between a power source line 8 connected to an external power source terminal and a power source supply terminal of each boosting power source circuit 7.例文帳に追加

メモリセルアレイ１の各ブロック毎に、メモリ動作に必要な駆動電圧を発生する昇圧電源回路７が設けられ、外部電源端子につながる電源線８と各昇圧電源回路７の電源供給端子との間には、通常のメモリ動作時はオンを保つ昇圧電源スイッチＳＷｉが設けられている。 - 特許庁

The nonvolatile semiconductor memory device according to an embodiment includes: a memory cell MC-sel that consists of a variable resistive element VR and a capacitor CP which are connected in series between first and second conductive wires WL1 and BL1; and control circuits 2 and 3 which apply the first or second voltage pulse to the memory cell MC-sel.例文帳に追加

実施形態に係わる不揮発性半導体記憶装置は、第１及び第２の導電線ＷＬ１，ＢＬ１間に直列接続される可変抵抗素子ＶＲ及びキャパシタＣＰから構成されるメモリセルＭＣ−ｓｅｌと、メモリセルＭＣ−ｓｅｌに第１又は第２の電圧パルスを印加する制御回路２，３とを備える。 - 特許庁

The disk array control unit comprises a processor 1, a memory controller 2, a memory 3, a battery 4, SCSI controllers 5 and 6, a PCI bus interface 7, a Slow bus interface 8, an NVRAM 9, an FROM 10, and a backup memory 11, and these components are connected with each other through a local bus to perform a mutual data communication.例文帳に追加

ディスクアレイ制御装置２０は、プロセッサ１と、メモリコントローラ２と、メモリ３と、バッテリ４と、ＳＣＳＩコントローラ５、６と、ＰＣＩバスインタフェース７と、Ｓｌｏｗバスインタフェース８と、ＮＶＲＡＭ９と、ＦＲＯＭ１０と、バックアップメモリ１１と、により構成され、ローカルバスを介して接続され、相互にデータ通信を行うように構成される。 - 特許庁

A semiconductor storage device comprises: bit lines (BIT/BITB); a memory element (memory cell or local sense amplifier) connected to the bit lines; and a precharge circuit for applying a predetermined voltage (VDD) to the bit lines for a predetermined period (PRE=L) immediately before the memory element is set to an active state by activation of a word line (WL=H).例文帳に追加

ビット線（ＢＩＴ／ＢＩＴＢ）と、前記ビット線に接続されるメモリ要素（メモリセルまたはローカルセンスアンプ）と、ワード線が活性化（ＷＬ＝Ｈ）されることにより前記メモリ要素がアクティブ状態とされる直前の所定期間（ＰＲＥ＝Ｌ）だけ前記ビット線に所定電圧（ＶＤＤ）を印加するプリチャージ回路と、を有する。 - 特許庁

Furthermore, by serially connecting transistors using the oxide semiconductor to form each memory cell in the semiconductor device, source electrodes or drain electrodes of the transistor using the oxide semiconductor in adjacent memory cells can be connected to each other, thereby reducing an area occupied by the memory cells.例文帳に追加

また、半導体装置の各メモリセルを構成する、酸化物半導体を用いたトランジスタを直列に接続することにより、隣り合うメモリセルにおいて、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極をお互いに接続させることができ、メモリセルの占有面積を低減することができる。 - 特許庁

Examples of operating modes may include (1) reading or writing to a flash memory when connected to an external power source, (2) reading from the flash memory when powered by a portable power source (e.g., battery), and (3) writing to the flash memory when powered by a portable power supply.例文帳に追加

動作モードの例としては、（１）外部電源に接続されたときにフラッシュメモリの読出しまたは書込みを行うもの、（２）携帯型電源（例えば、バッテリ）から給電されたときにフラッシュメモリの読出しを行うもの、および（３）携帯型電源から給電されたときにフラッシュメモリへの書込みを行うものを挙げることができる。 - 特許庁

An inversion determining part is connected to the SRAM memory cell through the first and second transfer transistors, and determines whether data written in the SRAM memory cell are inverted when a word line selection potential is applied to a word line with the data written in the SRAM memory cell.例文帳に追加

反転判定部は、前記第１、第２のトランスファトランジスタを介して前記ＳＲＡＭメモリセルに接続され、前記ＳＲＡＭメモリセルにデータが書き込まれた状態で、前記ワード線にワード線選択電位が印加された場合に、前記ＳＲＡＭメモリセルに書き込まれたデータが反転するか否かを判定する。 - 特許庁

This system comprises first resistance specification test circuits 108, 300, 400 which are connected to bit lines of a memory array 102, test resistance of each memory cell 310, 410 in the memory array 102, and decide whether the resistance is in a range of the highest limit and the lowest limit or not.例文帳に追加

メモリアレイ１０２のビット線に連結し、メモリアレイ１０２内の各メモリセル３１０、４１０の抵抗を試験し、その抵抗が所定の上限および下限内にあるか否かを決定する第１の抵抗仕様試験回路１０８、３００、４００を含んでいる磁気抵抗メモリアレイ集積回路用の組み込み自己試験システムを提供する。 - 特許庁

The method and the device are provided, in the multi-processor system including the plurality of processors operatively connected to a main memory 106, and correlated respectively with a local memory; and at least one main processor 102E capable of controlling access to data in the main memory 106 and data in the processors.例文帳に追加

メインメモリ１０６に動作可能に接続されるとともに、それぞれがローカルメモリに関連付けられた複数のプロセッサと、プロセッサによる、メインメモリ１０６内のデータおよびプロセッサ内のデータに対するアクセスを制御可能な少なくとも一つのメインプロセッサ１０２Ｅと、を含むマルチプロセッサシステムにおける方法および装置を提供する。 - 特許庁