「output buffer」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

When a read request signal RQ is output from the data processor 2, a read control signal RE is output from an AND 14 to the FIFO buffer 11 and the oldest data is read as read data RD.例文帳に追加

更に、データ処理装置２から読み出し要求信号ＲＱが出力されると、ＡＮＤ１４からＦＩＦＯバッファ１１に読み出し制御信号ＲＥが出力され、一番古いデータが読み出しデータＲＤとして読み出される。 - 特許庁

Based on address signals (A0 to A7) outputted from a CPU 101 for display control through an output buffer 109, the address decoder of the I/O expander generates and instructs a signal showing which output port to use.例文帳に追加

Ｉ／Ｏエクスパンダのアドレスデコーダは、表示制御用ＣＰＵ１０１から出力バッファ１０９を介して出力されたアドレス信号（Ａ０〜Ａ７）に基づいて、どの出力ポートを用いるかを示す信号を生成して指示する。 - 特許庁

To provide an output buffer of a semiconductor circuit which complies with high-speed operation demand, flexibly copes with changes of load conditions, and suppresses the generation of an output causing malfunction on an I/F and electromagnetic wave noise.例文帳に追加

半導体回路の出力バッファにおいて、高速動作要求に対応し、負荷条件の変動に対しても柔軟に対応可能で、Ｉ／Ｆ上の誤動作の原因や電磁波ノイズの原因となる出力の発生を抑制すること。 - 特許庁

To provide a differential circuit and a receiving system equipped with the circuit which can output a differential power output with a fixed common mode voltage, without having a feedback configuration and include a buffer stage suitable for driving internal loading of a chip.例文帳に追加

フィードバック構成を有することなく、一定のコモンモード電圧を持った差動出力を出力でき、且つチップ内部負荷をドライブするのに適当なバッファ段を有する差動回路及びそれを備えた受信装置を提供する。 - 特許庁

A semiconductor device comprises a ring oscillator 7 which contains a logic circuit 1 and a reset circuit 2, a frequency divider 4 which inputs the output of the reset circuit 2, and a buffer circuit 5 which inputs an output from the frequency divider 4.例文帳に追加

本発明の半導体装置は、論理回路部１とリセット回路２とからなるリングオシレータ７と、リセット回路２からの出力を受ける分周器４と、分周器４からの出力を受けるバッファ回路５とを備えている。 - 特許庁

When the analog switches 31 and 34 are turned ON, a part of the output current of the buffer circuits 23 and 25 flows through the dumping circuits 32 and 35, the current flowing to the antenna 7 is reduced for that portion and the output amplitude is lowered.例文帳に追加

一方、アナログスイッチ３１、３４がオンすると、バッファ回路２３、２５の出力電流の一部がダンプ回路３２、３５を通して流れ、アンテナ７に流れる電流はその分だけ減少して出力振幅が低下する。 - 特許庁

Then, by replacing the B picture data with the skip B picture data on the basis of a verification result by a vbv buffer, the amount of data of a bit stream output outputted from a coded data output section 6 can be adjusted.例文帳に追加

そして、ｖｂｖバッファによる検証結果に基づいて、ＢピクチャデータをスキップＢピクチャに置き換えることで、符号化データ出力部６から出力されるビットストリーム出力のデータ量を調整することが可能になる。 - 特許庁

A terminal control means outputs a signal for setting an output buffer 43A connected to an external signal terminal 42, to a high impedance state, in response to a command to be output when the CPU enters the low-power consumption mode.例文帳に追加

端子制御手段は、ＣＰＵが低消費電力モードに移行する場合に出力するコマンドに応じて、外部信号端子４２に接続される出力バッファ４３Ａをハイインピーダンス状態に設定するための信号を出力する。 - 特許庁

In a buffer circuit 40A of a write-scan circuit 40, a capacity element C is connected between an output node Nin of a front stage circuit 41 and a gate electrode of a PMOS transistor 421 configuring the final output stage 42.例文帳に追加

書込み走査回路４０のバッファ回路４０Ａにおいて、前段回路４１の出力ノードＮinと、最終出力段４２を構成するＰＭＯＳトランジスタ４２１のゲート電極との間に容量素子Ｃを接続する。 - 特許庁

A plurality of tables 108a, 108b are provided for each of a plurality of process units to output the positions of a zero coefficient and a non-zero coefficient and the number of non-zero coefficients at the output buffer in correspondence to the plurality of parameters.例文帳に追加

複数のテーブル１０８ａ及び１０８ｂは複数の処理単位毎に設けられ、複数のパラメータに対応して、出力側バッファにおけるゼロ係数及び非ゼロ係数の位置と非ゼロ係数の個数を出力する。 - 特許庁

An output timing controller 114 supplies the packets in the buffer 110 at an interval depending on the byte value (a), the reference time information (b), a byte value Bn of an output byte counter 115, a transmission time Cn and the packet length of the packets to the decorder 5.例文帳に追加

出力タイミング制御器１１４はバッファ１１０のパケットを、バイト値a、基準時刻情報b、出力バイトカウンタ１１５のバイト値Ｂｎ、送出時刻Ｃｎ、当該パケットのパケット長で決まる間隔でデコーダ５へ供給する。 - 特許庁

The output of the amplifier to which the input signal is input is input to the constant current circuit, whose output is input to a circuit formed by connecting the diode to the series circuit of the buffer and resistance in parallel.例文帳に追加

入力信号が入力される増幅器の出力を定電流回路に入力し、この定電流回路の出力を、バッファと抵抗の直列回路にダイオードを並列接続した回路に入力するようにした。 - 特許庁

A second output buffer 34 fixes the potential V1 of the first terminal P1 to a second voltage VL2 lower than the first threshold voltage Vth1 when a second signal S2' is at a low level, and output thereof becomes high impedance when the second signal is at a high level.例文帳に追加

第２出力バッファ３４は、第２信号Ｓ２’がローレベルのとき、第１端子Ｐ１の電位Ｖ１を第１しきい値電圧Ｖｔｈ１より低い第２電圧ＶＬ２に設定し、ハイレベルのとき出力がハイインピーダンスとなる。 - 特許庁

A value of a command output pointer 53g is returned by "2" from a state as shown in Fig.(b), and commands X1, X2 to be preferentially transmitted are set to the position of a command buffer 53d indicated by the value of the returned command output pointer 53g in order.例文帳に追加

（ｂ）に示す状態からコマンド出力ポインタ５３ｇの値を「２」戻し、その戻したコマンド出力ポインタ５３ｇの値が示すコマンドバッファ５３ｄの位置へ、優先して送信すべきコマンドＸ１，Ｘ２を順に設定する。 - 特許庁

The value of a command output pointer 53g is returned to "2" from the status as shown by (b) and commands X1 and X2 to be transmitted preferentially are set sequentially at the positions of a command buffer 53d as indicated by the value of the command output pointer 53g returned.例文帳に追加

（ｂ）に示す状態からコマンド出力ポインタ５３ｇの値を「２」戻し、その戻したコマンド出力ポインタ５３ｇの値が示すコマンドバッファ５３ｄの位置へ、優先して送信すべきコマンドＸ１，Ｘ２を順に設定する。 - 特許庁

In a horizontal/vertical interpolation processing circuit 46, data are read out of the output image data buffer memories 451, 452 for the unit of the predetermined number of lines, interpolated and outputted onto a display device 3 as output image data 3a.例文帳に追加

水平垂直補間処理回路４６では、出力画像用データバッファメモリ４５１，４５２から上記所定ライン数単位でデータが読み出されて補間処理が行われ、出力画像データ３ａとして表示装置３に出力される。 - 特許庁

To guarantee initial state of a circuit until turned-on power source voltage becomes stable, and to dissolve a danger that an output circuit of an external input and output buffer circuit malfunctions when a prescribed resistor value etc. are made initial values.例文帳に追加

投入された電源電圧が安定化するまでの間に回路の初期状態を保障し、所定のレジスタ値等を初期値にするとき、外部入出力バッファ回路の出力回路が誤動作する虞を解消する。 - 特許庁

To provide a semiconductor integrated circuit device which can easily switch an output change rate according to an operating frequency and is equipped with an output buffer circuit capable of obtaining target to miniaturization of the circuit size.例文帳に追加

本発明は、動作周波数に応じて容易に出力の変化率を切り換えることができるとともに回路サイズの小型化を図った出力バッファ回路を備えた半導体集積回路装置を提供することを目的とする。 - 特許庁

A CPU 16 generates packet data of the same length as that of video and audio streams at a fixed bit rate from them temporarily stored in a video input buffer 12 and an audio input buffer 14, generates header data with a fixed length to each of the packet data and alternately stores them to an output buffer 15 to multiplex the packet data.例文帳に追加

ＣＰＵ１６は、ビデオ入力バッファ１２およびオーディオ入力バッファ１４に一時記憶された、固定ビットレートのビデオストリームおよびオーディオストリームから、同一長さのパケットデータを生成するとともに、各パケットデータに対して固定長のヘッダデータを生成して、これらを出力バッファ１５に交互に記憶させることにより多重化する。 - 特許庁

The reader 110 has reception processing 111 for demodulating a received signal into a pulse signal, a buffer 113 in which the pulse signal is read, correlation detection processing 114 for correlation with the data frames read in the buffer 113 by reconverting the redundant frames read in the buffer 113, and data demodulation processing 115 for demodulating its output into transmitted data.例文帳に追加

リーダ１１０は、受信信号をパルス信号に復調する受信処理１１１と、それを読み込むバッファ１１３と、バッファ１１３に読み込まれた冗長フレームを逆変換して、バッファ１１３に読み込まれたデータフレームとの相関を取る相関検出処理１１４と、その出力より送信データを復調するデータ復調処理１１５とを備える。 - 特許庁

The current clamp circuit which has a first buffer for supplying current to a load and a diode circuit between the load and an input terminal of the first buffer, and turns on the diode circuit during overcurrent to restrict output current, includes a second buffer which is connected between the diode circuit and the load to absorb forward current caused to flow to the diode circuit.例文帳に追加

負荷へ電流を供給する第１のバッファと、負荷と第１のバッファの入力端子の間にダイオード回路を有し、過電流時にダイオード回路がオンして出力電流を制限する電流クランプ回路において、ダイオード回路と負荷の間に接続され、ダイオード回路に流れる順方向電流を吸い込む第２のバッファを備える。 - 特許庁

When image width is to be vertically increased, is there if no longer an empty space for writing in the line buffer memories 226, the writing and reading of image data to and from the line buffer memories 226 is prohibited, and pixel data of a prescribed amount for enlargement prepared in advance in an additional line buffer memory 229 is transferred to an output layer.例文帳に追加

画像幅を副走査方向に拡大する処理を施す場合において、ラインバッファメモリ群２２６に書込み用の空きがなくなるときには、ラインバッファメモリ群２２６に対する画像データの書込みおよび読出しを禁止し、予め追加ラインバッファメモリ２２９に用意された拡大用の所定量分の画素データを出力段に転送する。 - 特許庁

A word selecting signal input buffer 2, a block selecting signal input buffer 3, and a digit selecting signal input buffer 4 are provided on a semiconductor chip 1, the device has decoders 5-7 decoding each signal, drivers 8-10 of each output signal of decoders, a memory block BL storing information, and a gate circuit G selecting a column of a memory cell in a memory block.例文帳に追加

半導体チップ１上に、ワード選択信号入力バッファ２、ブロック選択信号入力バッファ３、デジット選択信号入力バッファ４があり、それらの各信号をデコードするデコーダ５〜７と、デコーダの各出力信号のドライバ８〜１０と、情報を記憶するメモリブロックＢＬと、メモリブロック内のメモリセルの列を選択するゲート回路Ｇが有る。 - 特許庁

A sequence flag monitoring part 41 detects the assert of a status check signal and notifies a buffer control part 42 of the detection, and the buffer control part 42 disables a buffer, and generates a bus access by controlling chip enable, output enable and address bus, and reads a sequence flag inside a flash memory, and starts the monitor of automatic erasing operation executing circumstances.例文帳に追加

シーケンスフラグ監視部４１はステータスチェック信号のアサートを検出したことをバッファ制御部４２に通知し、バッファ制御部４２によってバッファをディセーブルし、チップイネーブル、アウトプットイネーブル、アドレスバスを制御することによってバスアクセスを生成してフラッシュメモリ内部のシーケンスフラグをリードし、自動消去動作実行状況の監視を開始する。 - 特許庁

Storage of data packets transmitted from user terminals 11 to 14 and arrived at via a relay transmission line and an input line to an input line or output line buffer memory 4 or 5 in a node 3 of a network 2 is controlled depending on the occupancy rate set by the contract and the data packets stored in the output line buffer memory 5 are transmitted to an output line by the round robin method.例文帳に追加

ユーザ端末１１〜１４から送信され、中継伝送路から入力回線を介して到着するデータパケットのネットワーク２のノード３における入力回線用、または出力回線用バッファメモリ４，５への格納を、前記契約により設定された占有率により制御し、出力回線用バッファメモリ５に格納されたデータパケットをラウンドロビン方式により出力回線に送出する。 - 特許庁

The inspection result writing section 53 includes an image processing priority writing section 54 for continuing the execution of a control program without writing newly obtained inspection results when free space in the output buffer 56 runs short, and an output processing priority writing section 55 for interrupting the execution of the control program until the inspection results can be written into the output buffer 56 by reading the inspection results.例文帳に追加

検査結果書込み部５３は、出力バッファ５６内の空き容量が不足した場合に、新たに得られた検査結果を書き込まずに制御プログラムの実行を継続させる画像処理優先書込み部５４と、検査結果が読み出されることによって出力バッファ５６に検査結果が書き込めるようになるまで制御プログラムの実行を中断させる出力処理優先書込み部５５とからなる。 - 特許庁

In a semiconductor memory provided with a memory cell, a read-amplifier 4a amplifying data transferred to a data bus when data from a memory cell is read out, and an output buffer for outputting output data amplified by the read-amplifier 4a to an output terminal, starting a read- amplifier is controlled by responding to a clock edge prescribing a data output of an external clock signal.例文帳に追加

メモリセルと、メモリセルからのデータを読み出す際にデータバスに転送されたデータを増幅するリードアンプと、リードアンプによって増幅された出力データを、出力端子に出力するための出力バッファを備えた半導体記憶装置において、リードアンプの起動を、外部クロック信号のデータ出力を規定するクロックエッジに応答して制御する。 - 特許庁

An output timing determining reference time generation part 38 and a TS packet output timing adjustment part 39 output output data packet data RTP including actual information from a TS packet TP2 in a reception buffer 32 at timing based on a time stamp value in the TS packet TP2, a delay offset time ΔTDO and a receiver standard time RBT.例文帳に追加

出力タイミング決定用基準時刻生成部３８及びＴＳパケット出力タイミング調整部３９は、ＴＳパケットＴＰ２内のタイムスタンプ値、遅延オフセット時間ΔＴＤＯ及び受信機基準時刻ＲＢＴに基づくタイミングで、受信バッファ３２内のＴＳパケットＴＰ２から実情報を含む出力パケットデータＲＴＰを出力する。 - 特許庁

During a test, a signal is sent from a test input terminal to drive the test control circuit, a signal is output from the output side of an input/output tri-state circuit provided for use in test, and the drive result is observed at an input buffer of the input/output tri-state circuit, thereby checking whether the pull-up and pull-down resistance of a load is present.例文帳に追加

テスト時にはテスト用入力端子から信号を送りテスト制御回路を駆動し、テスト用に設けた入出力トライステート回路の出力側から信号を出力し、その駆動結果を入出力トライステート回路の入力バッファで観測することにより、負荷のプルアップ、プルダウン抵抗があるかどうかをチェックする。 - 特許庁

The data output buffer 41 is controlled by an output permission signal ZOE' generated from a discrimination signal JDO and the like, when the data of four bits are coincident mutually, the data DO from the selector 34 is given to a data input/output terminal T0, when they are not coincident, the data input/output terminal TO is made to be a high impedance state.例文帳に追加

データ出力バッファ４１は、判定信号ＪＤＯなどから生成される出力許可信号ＺＯＥ′によって制御され、上記４ビットのデータが互いに一致している場合はセレクタ３４からのデータＤＯをデータ入出力端子Ｔ０に与え、一致していない場合はデータ入出力端子Ｔ０をハイインピーダンス状態にする。 - 特許庁

An output buffer circuit includes an output section 1 with variable driving power, a filter section 2 identifies a frequency component contained in an input signal to be input to the output section 1, and a driving power control section 3 dynamically varies the driving power of the output section 1 in accordance with a band of the frequency component identified by the filter section 2.例文帳に追加

出力バッファ回路は、駆動力が可変である出力部１を備え、フィルタ部２が、出力部１へ入力される入力信号に含まれる周波数成分を識別し、駆動力制御部３が、フィルタ部２により識別された周波数成分の帯域に応じて、出力部１の駆動力を動的に変化させる。 - 特許庁

An output buffer circuit 30 divides a converter output voltage V_s having a certain amplitude (voltage level) to be input as a power source voltage into positive and negative output voltages Out_A and Out_B and outputs them and turns on and off both output voltages Out_A and Out_B according to the H level/L level of a PWM signal C_PWM from the pulse width modulator 16.例文帳に追加

出力バッファ回路３０は、電源電圧として入力する一定振幅（電圧レベル）のコンバータ出力電圧Ｖ_Sを正極性および負極性の出力電圧Out_-A，Out_-Bに分けて出力し、かつパルス幅変調器１６からのＰＷＭ信号Ｃ_PWMのＨレベル／Ｌレベルに応じて両出力電圧Out_-A，Out_-Bをオン／オフする。 - 特許庁

When a charged substance approaches to the antenna 1, an output thereof is outputted from the absolute value circuit 23 via the buffer amplifier, a transistor 24 is turned on thereby, an output is provided from the analog output terminal J1-1 or a digital output terminal J1-2, and a light emitting diode 25 is lighted on and a buzzer 27 is sounded to notify the approach of the charged substance.例文帳に追加

アンテナ１に電荷を持つものが近づくと、それによる入力がバッファアンプを介して絶対値回路２３から出力され、それによりトランジスタ２４がオンになり、アナログ出力端子Ｊ１−１またはデジタル出力端子Ｊ１−２から出力が得られるとともに発光ダイオード２５が点灯しブザー２７が鳴り響いて電荷の接近を警告する。 - 特許庁

The gate control signal 6 is sequentially generated for each overflow signal 9 and the value of the timer buffer 8 selected by the ON/OFF signal selection section 13 and the 0/1 signal selection section 12 is latched by the binary counter 3 depending on the value of an output data buffer 11.例文帳に追加

オーバーフロー信号９の発生毎に順次ゲート信号制御信号６が生成され出力データバッファ１１の値に応じてオン／オフ信号選択部１３、０／１信号選択部１２により選択されたタイマバッファ８の値がバイナリカウンタ３にラッチされる。 - 特許庁

The scan system conversion means includes a buffer memory and gives a control signal for stopping an output of the image data after the resolution conversion to the resolution conversion means in response to an acquisition request of the image data from the image compression means and a utilizing state of the buffer memory.例文帳に追加

スキャン方式変換手段はバッファメモリを備え、画像圧縮手段からの画像データの取得の要求と、バッファメモリの利用状況とに応じて、解像度変換手段に、解像度変換後画像データの出力を停止させる制御信号を供給する。 - 特許庁

A video signal and an audio signal written in the V pack buffer 4, the A pack buffer 10 are taken out in order of pack based on SCR in the V pack, the A pack, or taken out in order of output time based on PTS in the CONT pack, the A-CONT pack.例文帳に追加

Ｖパックバッファ４、Ａパックバッファ１０に書き込まれたパック内のビデオ信号、オーディオ信号は、Ｖパック、Ａパック内のＳＣＲに基づいてパック順に、また、ＣＯＮＴパック、Ａ−ＣＯＮＴパック内のＰＴＳに基づいて出力時刻順に取り出される。 - 特許庁

An image capture device 34 divides the first image output from the camera 32 into an upper image and a lower image, stores the upper image in a first buffer memory 36, and stores the lower image with reduced number of pixels in a second buffer memory 38.例文帳に追加

画像キャプチャ装置３４は、カメラ３２から出力される第１画像を上部画像と下部画像とに分割し、上部画像を第１バッファメモリ３６に格納しかつ下部画像の画素数を削減した削減済み下部画像を第２バッファメモリ３８に格納する。 - 特許庁

To obtain an output buffer circuit capable of outputting either a low voltage signal of 3.3V or a high voltage signal of 5V with respect to a low voltage input signal of 3.3V with a simple circuit configuration, and an interface circuit using the buffer.例文帳に追加

簡単な回路構成で、３.３Ｖの低電圧入力信号に対して３.３Ｖの低電圧信号又は５Ｖの高電圧信号のいずれかを出力することができる出力バッファ回路及び出力バッファ回路を使用したインタフェース回路を得る。 - 特許庁

To obtain an output buffer circuit capable of outputting either a low voltage signal of 3.3V or a high voltage signal of 5V with respect to a low voltage input signal of 3.3V with a simple circuit configuration, and an interface circuit using the buffer circuit.例文帳に追加

簡単な回路構成で、３．３Ｖの低電圧入力信号に対して３．３Ｖの低電圧信号又は５Ｖの高電圧信号のいずれかを出力することができる出力バッファ回路及び出力バッファ回路を使用したインタフェース回路を得る。 - 特許庁

Namely, a 2nd PMOS 32 and a 1st NMOS 33, having the gates connected to a data input/output buffer control circuit 24, are connected to a conventional data input buffer 22 composed of a 1st PMOS 31 and a 2nd NMOS 34, which are in series with the 2nd NMOS 34.例文帳に追加

すなわち、第１ＰＭＯＳ３１と第２ＮＭＯＳ３４とからなる従来のデータ入力バッファ２２に、データ入出力バッファ制御部２４へゲートが接続された第２ＰＭＯＳ３２と第１ＮＭＯＳ３３とを第２ＮＭＯＳ３４直列に接続したものである。 - 特許庁

A video signal and an audio signal in the packs written in the V pack buffer 4 and the A pack buffer 10 are, in the order of the packs, based on SCRs in the V pack and the A pack, taken out in the order of output time, based on PTSs in the CONT pack and the A-CONT pack, respectively.例文帳に追加

Ｖパックバッファ４、Ａパックバッファ１０に書き込まれたパック内のビデオ信号、オーディオ信号は、Ｖパック、Ａパック内のＳＣＲに基づいてパック順に、また、ＣＯＮＴパック、Ａ−ＣＯＮＴパック内のＰＴＳに基づいて出力時刻順に取り出される。 - 特許庁

The oscillation circuit includes a buffer circuit BF for oscillation of a vibrator XTAL, and a variable capacitance circuit CX1(CX2) connected to a first connection node being one side of an input side or an output side of the buffer circuit BF to set a capacity value to a variable state.例文帳に追加

発振回路は、振動子ＸＴＡＬの発振用のバッファー回路ＢＦと、バッファー回路ＢＦの入力側又は出力側の一方側である第１の接続ノードに接続され、容量値が可変に設定される可変容量回路ＣＸ１（ＣＸ２）を含む。 - 特許庁

When the mode signal indicates a test mode, an address decoder 4 is switched to enable access to an input buffer 14 from a CPU 2, and serial data input from the outside is stored in the input buffer 14 via a serial input/output circuit 6.例文帳に追加

そして、モード信号がテストモードを示す場合、アドレスデコーダ４は、ＣＰＵ２による入力バッファ１４へのアクセスが可能となるように切り替え、外部より入力されたシリアルデータがシリアル入出力回路６を介して入力バッファ１４に格納される。 - 特許庁

Video signals and audio signals in the pack written in the V pack buffer 4 and the A pack buffer 10 are taken out in the order of packs based on SCR in the V pack and the A pack, or taken out in order of output time based on PTS in the CONT pack and the A-CONT pack.例文帳に追加

Ｖパックバッファ４、Ａパックバッファ１０に書き込まれたパック内のビデオ信号、オーディオ信号は、Ｖパック、Ａパック内のＳＣＲに基づいてパック順に、また、ＣＯＮＴパック、Ａ−ＣＯＮＴパック内のＰＴＳに基づいて出力時刻順に取り出される。 - 特許庁

In this signal processing circuit, the CPU 1 of a data transfer side is not provided with an output buffer, and data to be transferred to the CPU 2 of a receiving side is directly written in the input buffer of the CPU 2 of the receiving side by using a DMA control circuit 9.例文帳に追加

本発明の信号処理回路は、データ転送側のＣＰＵ１に出力バッファを設けず、受信側のＣＰＵ２に転送するべきデータはＤＭＡ制御回路９を用いて直接受信側のＣＰＵ２の入力バッファに書き込む構成をとる。 - 特許庁